專(zhuān)利名稱(chēng)：一種高速分段電流型dac電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種數(shù)字模擬轉(zhuǎn)換電路，尤其是一種高速分段電流型DAC電路。
背景技術(shù)：
數(shù)模轉(zhuǎn)換器(DAC)被認(rèn)為是標(biāo)準(zhǔn)通用的模擬電路之一，在數(shù)字處理系統(tǒng)中有著廣泛的應(yīng)用。數(shù)字處理技術(shù)的快速發(fā)展，對(duì)數(shù)模轉(zhuǎn)換器提出了更高的要求。例如，更高的速度，更高的分辨率，更低的功耗和低電壓工作等等。數(shù)模轉(zhuǎn)換器(DAC)還是廣泛應(yīng)用于通信系統(tǒng)和音頻視頻處理系統(tǒng)的關(guān)鍵部件之一。隨著集成電路與制造工藝相兼容，高速高分辨率DAC成了混合信號(hào)集成電路的研究熱點(diǎn)。電流型DAC因其具有面積小，速度高，與數(shù)字CMOS工藝相兼容等特點(diǎn)而成為高速高分辨率DAC的最佳實(shí)現(xiàn)方式。
電流型CMOS DAC有3種實(shí)現(xiàn)方式二進(jìn)制權(quán)值型、溫度計(jì)譯碼型和分段型。二進(jìn)制權(quán)值型DAC電路結(jié)構(gòu)簡(jiǎn)單，但總共的諧波失真(THD)較大，單調(diào)性不好。溫度計(jì)譯碼型DAC需要復(fù)雜的譯碼電路，芯片面積較大。分段型DAC綜合了以上兩種結(jié)構(gòu)的優(yōu)點(diǎn)，既可以實(shí)現(xiàn)高速度，又可以保證單調(diào)性和THD以及較小的面積。分段型是將整個(gè)DAC分成兩個(gè)子DAC，P-MSB位采用溫度計(jì)譯碼型，Q-LSB位采用二進(jìn)制權(quán)值型(在N位DAC中，P+Q＝N)。為了優(yōu)化速度，面積和頻域參數(shù)，在10位DAC的設(shè)計(jì)中，高8位采用溫度計(jì)譯碼型，低2位采用二進(jìn)制權(quán)值型。附圖1是現(xiàn)有的‘8+2’分段電流源的總體電路結(jié)構(gòu)圖，從圖中可以看出，255個(gè)相同的電流源(溫度計(jì)譯碼部分)和2個(gè)權(quán)值不同的電流源(二進(jìn)制權(quán)值部分)，分別被互補(bǔ)電流開(kāi)關(guān)導(dǎo)向輸出IOUT或者NIOUT，電流開(kāi)關(guān)由輸入數(shù)字信號(hào)控制。
圖1為一般現(xiàn)有分段電流型數(shù)字模擬轉(zhuǎn)換電路的結(jié)構(gòu)圖，從圖1可知，占電路最大面積的是16*16的電流源矩陣，包括255個(gè)單元電流源。
現(xiàn)有分段電流型數(shù)字模擬轉(zhuǎn)換電路的轉(zhuǎn)換原理是當(dāng)輸入一組數(shù)字D0～D9時(shí)，高8位進(jìn)入鎖存器LATCH1，輸出DOUT2～DOUT9，低2位進(jìn)入鎖存器LATCH2，輸出L0，L1。DOUT2～DOUT9再分成兩部分，高四位DOUT6～DOUT9作為行譯碼器的輸入，低四位DOUT2～DOUT5作為列譯碼器的輸入，分別譯碼后通過(guò)邏輯組合生成16*16溫度碼陣列。這些溫度碼數(shù)字信號(hào)用來(lái)控制16*16的溫度碼電流源開(kāi)關(guān)。差分對(duì)開(kāi)關(guān)是PMOS管，數(shù)字信號(hào)0代表開(kāi)關(guān)閉合，1代表開(kāi)關(guān)斷開(kāi)，例如加在開(kāi)關(guān)管的數(shù)字信號(hào)為0，相應(yīng)的支路電流被導(dǎo)出到IOUT端口，否則，電流輸出到NIOUT端口。低兩位的電流源直接由鎖存器LATCH2的輸出L0，L1控制，最后，將高位與低位所有閉合開(kāi)關(guān)對(duì)應(yīng)的支路電流流入IOUT，求和形成該時(shí)刻數(shù)字輸入轉(zhuǎn)換成的模擬電流量。
如果針對(duì)高8位進(jìn)行整體譯碼，譯碼電路規(guī)模龐大。所以采用分組方法，即高位、低位分別進(jìn)行4～16譯碼，再通過(guò)邏輯電路產(chǎn)生開(kāi)關(guān)的控制信號(hào)。從原來(lái)的8～256變?yōu)閮蓚€(gè)4～16譯碼電路，極大地簡(jiǎn)化了譯碼電路的復(fù)雜性。
同步鎖存器電路和由它生成的兩個(gè)互補(bǔ)開(kāi)關(guān)控制信號(hào)的波形如圖2所示。在這個(gè)同步鎖存器電路中，兩個(gè)互補(bǔ)輸出存在一個(gè)本征延時(shí)，因而降低了互補(bǔ)開(kāi)關(guān)控制信號(hào)的交叉點(diǎn)。從波形可看出，這種方法解決了差分對(duì)開(kāi)關(guān)同時(shí)斷開(kāi)的問(wèn)題，減小了電流源漏端電壓的變化，使輸出電流更加理想。
現(xiàn)有DAC電路的缺陷電路采用8+2的分段方式，即高8位通過(guò)行列譯碼電路生成16*16溫度碼開(kāi)關(guān)陣列，再通過(guò)這些信號(hào)選通對(duì)應(yīng)的16*16溫度碼電流源陣列，低2位采用二進(jìn)制電流源。16*16的開(kāi)關(guān)陣列和16*16的電流源陣列，在版圖中消耗巨大的面積。另外，同步鎖存器其交叉點(diǎn)可調(diào)范圍很小，也就是說(shuō)兩個(gè)互補(bǔ)輸出之間的延時(shí)較短，如果譯碼電路和版圖布線造成延時(shí)較長(zhǎng)，會(huì)使同步鎖存器電路設(shè)計(jì)的互補(bǔ)輸出延時(shí)產(chǎn)生錯(cuò)誤，嚴(yán)重的會(huì)導(dǎo)致這兩個(gè)互補(bǔ)信號(hào)同時(shí)為1，差分對(duì)開(kāi)關(guān)均斷開(kāi)，引起毛刺電流(glitch)。而且，如果譯碼電路造成的延時(shí)過(guò)大，同步鎖存器在采樣時(shí)可能發(fā)生錯(cuò)誤。

發(fā)明內(nèi)容
針對(duì)上述現(xiàn)有DAC電路的缺陷，本實(shí)用新型公開(kāi)了一種新的數(shù)字模擬轉(zhuǎn)換電路結(jié)構(gòu)，它采用‘5+5’的分段方式，該分段結(jié)構(gòu)可以有效的減小芯片面積。采用非重疊時(shí)鐘產(chǎn)生電路，可靈活調(diào)整兩互補(bǔ)時(shí)鐘的不重疊間隔。譯碼電路的輸出通過(guò)增加延時(shí)Delay電路，調(diào)整高位溫度碼信號(hào)與低位二進(jìn)制碼信號(hào)翻轉(zhuǎn)時(shí)的邊沿，使其對(duì)齊。
本實(shí)用新型一種高速分段電流型DAC電路，包括一基準(zhǔn)電壓產(chǎn)生電路，一基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路，一電流源矩陣，一開(kāi)關(guān)陣列，一鎖存器陣列，一譯碼電路，一非重疊時(shí)鐘產(chǎn)生電路陣列，其特征在于所述高速分段電流型DAC電路采用‘5+5’的分段方式，即高5位采用溫度計(jì)譯碼型，低5位采用二進(jìn)制權(quán)值型；基準(zhǔn)電壓產(chǎn)生電路的輸出電壓作為基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路的輸入電壓，基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路的輸出電流作為電流源陣列比例鏡像的基準(zhǔn)電流，其數(shù)字輸入D9～D0先通過(guò)鎖存器進(jìn)行數(shù)據(jù)鎖存，然后進(jìn)入譯碼電路，其輸出結(jié)果H0～H30和LSB～L3經(jīng)過(guò)非重疊時(shí)鐘產(chǎn)生電路產(chǎn)生高位31對(duì)互補(bǔ)輸出和低位5對(duì)互補(bǔ)輸出，用這36對(duì)數(shù)字信號(hào)作為開(kāi)關(guān)的控制信號(hào)，控制相應(yīng)電流源支路電流的流向。
所述的電流源矩陣包含高位完全相同的31個(gè)溫度碼電流源和低位5個(gè)按二進(jìn)制規(guī)律變化的二進(jìn)制電流源。
所述的開(kāi)關(guān)陣列包含高位完全相同的31個(gè)溫度碼電流開(kāi)關(guān)和低位5個(gè)按二進(jìn)制規(guī)律變化的二進(jìn)制電流開(kāi)關(guān)。
所述的譯碼電路包含高位的5～31譯碼轉(zhuǎn)換電路和高位的延時(shí)電路delay1和低位的延時(shí)電路delay2，可通過(guò)增加延時(shí)電路使信號(hào)翻轉(zhuǎn)時(shí)邊沿對(duì)齊。
所述的溫度碼電流開(kāi)關(guān)由高位D9～D5譯碼輸出的31個(gè)數(shù)字信號(hào)控制。
所述的二進(jìn)制電流開(kāi)關(guān)由低位D4～D05個(gè)數(shù)字信號(hào)直接控制。
所述的非重疊時(shí)鐘產(chǎn)生電路陣列包含36個(gè)完全相同的單元電路(非重疊時(shí)鐘產(chǎn)生電路)，每一個(gè)單元電路實(shí)現(xiàn)由一個(gè)數(shù)字信號(hào)產(chǎn)生兩個(gè)非重疊時(shí)鐘電路。
本實(shí)用新型一種高速分段電流型DAC電路，其非重疊時(shí)鐘產(chǎn)生電路可部分用數(shù)字的標(biāo)準(zhǔn)單元DFF進(jìn)行替換，這樣能更有效的提高DAC電路的轉(zhuǎn)換速度。
本實(shí)用新型的有益效果表現(xiàn)在如下幾個(gè)方面(1)毛刺減小，DA輸出的線性度明顯提高；(2)通過(guò)使用譯碼加延時(shí)可以靈活的調(diào)整數(shù)字信號(hào)的邊沿，使它們對(duì)齊，避免了開(kāi)關(guān)的誤操作，保證了轉(zhuǎn)換電路的高速度；(3)非重疊時(shí)鐘產(chǎn)生電路取代了現(xiàn)有的同步鎖存器，對(duì)輸出的兩互補(bǔ)時(shí)鐘可方便調(diào)節(jié)其不重疊的間隔，避免了互補(bǔ)開(kāi)關(guān)因同時(shí)關(guān)閉而引起的尖峰電流；(4)本實(shí)用新型還提供了另外一種技術(shù)方案，非重疊時(shí)鐘產(chǎn)生電路可部分用數(shù)字的標(biāo)準(zhǔn)單元DFF進(jìn)行替換，從而使數(shù)字信號(hào)進(jìn)一步對(duì)齊，提高了轉(zhuǎn)換速度。


圖1為現(xiàn)有分段電流型數(shù)字模擬轉(zhuǎn)換單電路的結(jié)構(gòu)圖圖2為現(xiàn)有同步鎖存器電路及波形圖圖3為本實(shí)用新型5+5分段電流型原理圖圖4為本實(shí)用新型基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路圖5為本實(shí)用新型電流源單元電路圖6為本實(shí)用新型采用的非重疊時(shí)鐘產(chǎn)生電路圖7為本實(shí)用新型用數(shù)字標(biāo)準(zhǔn)單元DFF替換部分非重疊時(shí)鐘產(chǎn)生電路的電路圖具體實(shí)施方式
圖3為本實(shí)用新型一種高速分段電流型DAC電路的原理圖，包括一個(gè)基準(zhǔn)電壓產(chǎn)生電路，一個(gè)基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路，一個(gè)電流源矩陣，一個(gè)鎖存器陣列，一個(gè)譯碼電路，一個(gè)非重疊時(shí)鐘產(chǎn)生電路陣列，一個(gè)開(kāi)關(guān)陣列。
二進(jìn)制碼DAC，數(shù)字輸入直接控制開(kāi)關(guān)，與開(kāi)關(guān)對(duì)應(yīng)的電流源為二進(jìn)制權(quán)重。這種結(jié)構(gòu)的優(yōu)點(diǎn)在于結(jié)構(gòu)簡(jiǎn)單，不需要譯碼邏輯。但是它的缺點(diǎn)限制了它的應(yīng)用。在中碼轉(zhuǎn)換時(shí)(即0111111111-1000000000)，失配嚴(yán)重，最高位電流源所提供的電流等于其余所有低位電流源提供的電流之和，在這種情況下要使誤差小于0.5LSB是相當(dāng)困難。
溫度碼DAC，所謂溫度碼，就是二進(jìn)制碼所代表的十進(jìn)制是多少，那么就有多少個(gè)開(kāi)關(guān)處于閉合狀態(tài)，每一個(gè)單元電流源開(kāi)關(guān)由二進(jìn)制——溫度碼譯碼電路的輸出控制。數(shù)字輸入每增加1LSB，僅由一個(gè)開(kāi)關(guān)進(jìn)行切換，即使在中碼時(shí)也是這樣。模擬輸出總是隨數(shù)字輸入的遞增而單調(diào)遞增，所以這種結(jié)構(gòu)具有完美的單調(diào)特性。比起二進(jìn)制碼DAC，中碼時(shí)的輸出毛刺幅度大大降低，但是這種結(jié)構(gòu)的芯片面積消耗巨大，限制了它的使用。每增加一個(gè)LSB，就需要增加一個(gè)電流源，一個(gè)開(kāi)關(guān)，二進(jìn)制—溫度碼譯碼電路的規(guī)模隨之?dāng)U大。10bit DAC就需重復(fù)210＝1024次，分辨率每提高一位，規(guī)模就擴(kuò)大一倍！本實(shí)用新型綜合面積和精度的要求，設(shè)計(jì)了‘5+5’的分段方法，即高5位采用溫度計(jì)譯碼型，低5位采用二進(jìn)制權(quán)值型。溫度碼電流源由高位D9～D5譯碼輸出的31個(gè)數(shù)字信號(hào)控制，二進(jìn)制碼電流源由低位D4～D0 5個(gè)數(shù)字信號(hào)直接控制。
在電流型的DAC工作狀態(tài)中，首先利用基準(zhǔn)電壓產(chǎn)生基準(zhǔn)電流Iref，然后對(duì)該電流進(jìn)行比例鏡像。本實(shí)用新型通過(guò)采用基準(zhǔn)電壓、放大器和外接可調(diào)電阻產(chǎn)生基準(zhǔn)電流Iref，見(jiàn)圖4Iref＝Vref/R(1)開(kāi)關(guān)陣列受譯碼電路輸出bi(在圖3中，bi對(duì)應(yīng)譯碼輸出的的高位Hi和低位Li)的控制。每一位bi控制相應(yīng)位的開(kāi)關(guān)，開(kāi)關(guān)采用兩個(gè)PMOS管作差分對(duì)輸入，當(dāng)bi＝1時(shí)，開(kāi)關(guān)將電流源陣列中相應(yīng)的電流輸出到NIOUT端口；當(dāng)bi＝0時(shí)，開(kāi)關(guān)將電流源陣列中相應(yīng)的電流輸出到IOUT端口，電流源和開(kāi)關(guān)如圖5所示。
本實(shí)用新型的具體工作過(guò)程如下高位輸入D5-D9譯碼得到十進(jìn)制是多少，就有多少個(gè)開(kāi)關(guān)處于閉合狀態(tài)，低位輸入D0-D4直接控制開(kāi)關(guān)，根據(jù)疊加原理，將高位與低位閉合開(kāi)關(guān)對(duì)應(yīng)的電流相加，輸出到IOUT或NIOUT端口，模擬電流通過(guò)外接電阻即得模擬電壓，這個(gè)值就是該時(shí)刻輸入D0-D9所對(duì)應(yīng)的模擬量。假設(shè)最低位LSB電流為I，則高位溫度碼電流源電流是IH＝25I(2)低位二進(jìn)制碼電流源電流是IL＝2nI (n為0-4)(3)輸出的總電流IOUT＝25I(H30+H29+......+H1+H0)+I(L424+L323+L222+L121+L020)(4)高位譯碼輸出對(duì)應(yīng)H30到H0共31個(gè)數(shù)字信號(hào)，每次數(shù)字輸入每增加1LSB，僅僅由一個(gè)開(kāi)關(guān)Hi進(jìn)行切換。低位輸出對(duì)應(yīng)L4到L0共5個(gè)數(shù)字信號(hào)，可能同時(shí)會(huì)有5位進(jìn)行開(kāi)關(guān)動(dòng)作。上述(4)式中Hi和Li為1或?yàn)?，按(4)式進(jìn)行加權(quán)。例如，將10101 01011數(shù)字輸入到D/A轉(zhuǎn)化器中，首先進(jìn)行數(shù)據(jù)鎖存，確保待轉(zhuǎn)換的數(shù)字不會(huì)改變，然后將10位數(shù)據(jù)同時(shí)進(jìn)入譯碼電路，高位進(jìn)行二進(jìn)制碼到溫度碼的譯碼，N1＝24+22+20＝21表示H0到H20共21條支路開(kāi)關(guān)閉合，高位輸出的總電流I1＝25I(H20+H19+......+H1+H0)＝25I*21＝672*I，低5位數(shù)據(jù)不進(jìn)行譯碼，直接作為開(kāi)關(guān)信號(hào)控制二進(jìn)制碼電流源，低位輸出的總電流I2＝I(L323+L121+L020)＝11*I，把高位與低位所有開(kāi)關(guān)閉合的支路電流相加，得到總電流Iout＝I1+I2＝683*I。I的值是Iref的比例鏡像，所以可以通過(guò)調(diào)整外接電阻R來(lái)改變LSB的大小。
在電流源中，某個(gè)時(shí)刻只能有唯一的狀態(tài)，要么輸出在IOUT端，要么在NIOUT端，絕對(duì)不能出現(xiàn)兩個(gè)開(kāi)關(guān)同時(shí)斷開(kāi)的狀態(tài)。開(kāi)關(guān)必須處在唯一確定的狀態(tài)，但在數(shù)字譯碼電路中，由于時(shí)序延遲和譯碼速度的不同，將導(dǎo)致在電流源開(kāi)關(guān)的控制上，出現(xiàn)兩個(gè)開(kāi)關(guān)同時(shí)斷開(kāi)的錯(cuò)誤狀態(tài)，從而引起毛刺電流(glitch)，甚至DAC的轉(zhuǎn)換錯(cuò)誤。非重疊時(shí)鐘產(chǎn)生電路陣列正是為了避免這種情況的發(fā)生而設(shè)計(jì)的。非重疊時(shí)鐘產(chǎn)生電路陣列可以輸出較理想的互補(bǔ)信號(hào)，這可以減小下列因素的影響兩個(gè)開(kāi)關(guān)同時(shí)斷開(kāi)時(shí)電流源漏端電壓變化引起的電流變化，高、低兩段進(jìn)位引起的最大尖峰。
本實(shí)用新型使用的非重疊時(shí)鐘產(chǎn)生電路見(jiàn)圖6，該電路可以通過(guò)調(diào)整MOS管的寬長(zhǎng)比來(lái)設(shè)計(jì)兩時(shí)鐘的交叉點(diǎn)位置，避免了因譯碼電路和版圖布線造成的延時(shí)而導(dǎo)致兩個(gè)互補(bǔ)時(shí)鐘同時(shí)斷開(kāi)，引起毛刺電流(glitch)。使用此電路極大地增加了設(shè)計(jì)的靈活性。
高5位輸入到5-31譯碼電路中，因?yàn)樽g碼電路的延時(shí)，低位每次從全1跳變到全0，譯碼輸出信號(hào)H30-H0的相應(yīng)位Hi發(fā)生跳變，Hi與低5位的信號(hào)邊沿不對(duì)齊，造成很大的尖峰電流，影響輸出的數(shù)摸轉(zhuǎn)換性能。對(duì)此，本實(shí)用新型在數(shù)字譯碼電路后通過(guò)模擬的方法進(jìn)行改進(jìn)。通過(guò)測(cè)量延時(shí)波形，調(diào)整延時(shí)(delay)的個(gè)數(shù)，使Hi與低5位的信號(hào)邊沿對(duì)齊，以消除尖峰電流。
由于分段方式不同，本實(shí)用新型5+5的溫度碼電流源個(gè)數(shù)(31)，相比現(xiàn)有的8+2的溫度碼電流源個(gè)數(shù)(255)，電流源個(gè)數(shù)明顯減小，節(jié)省了芯片面積。
在上述實(shí)施例中，本實(shí)用新型一種高速分段電流型DAC電路的非重疊時(shí)鐘產(chǎn)生電路陣列，其非重疊時(shí)鐘產(chǎn)生電路可部分用數(shù)字標(biāo)準(zhǔn)單元DFF替換，如附圖6中所示，非重疊時(shí)鐘產(chǎn)生電路中的1或2部分可使用標(biāo)準(zhǔn)單元DFF，替換后的電路如附圖7所示，替換后的電路增加了一個(gè)時(shí)鐘端口，通過(guò)時(shí)鐘使數(shù)字信號(hào)進(jìn)一步對(duì)齊，提高了轉(zhuǎn)換速度，工作過(guò)程和原理與上述實(shí)施例描述基本相同，在此，不再闡述。
權(quán)利要求1.一種高速分段電流型DAC電路，包括一基準(zhǔn)電壓產(chǎn)生電路，一基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路，一電流源矩陣，一開(kāi)關(guān)陣列，一鎖存器陣列，一譯碼電路，一非重疊時(shí)鐘產(chǎn)生電路陣列，其特征在于，所述高速分段電流型DAC電路采用‘5+5’的分段方式，即高5位采用溫度計(jì)譯碼型，低5位采用二進(jìn)制權(quán)值型；基準(zhǔn)電壓產(chǎn)生電路的輸出電壓作為基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路的輸入電壓，基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路的輸出電流作為電流源陣列比例鏡像的基準(zhǔn)電流，其數(shù)字輸入D9～D0先通過(guò)鎖存器進(jìn)行數(shù)據(jù)鎖存，然后進(jìn)入譯碼電路，其輸出結(jié)果H0～H30和LSB～L3經(jīng)過(guò)非重疊時(shí)鐘產(chǎn)生電路產(chǎn)生高位31對(duì)互補(bǔ)輸出和低位5對(duì)互補(bǔ)輸出，用這36對(duì)數(shù)字信號(hào)作為開(kāi)關(guān)的控制信號(hào)，控制相應(yīng)電流源支路電流的流向。
2.根據(jù)權(quán)利要求1所述的一種高速分段電流型DAC電路，其特征在于所述的電流源矩陣包含高位完全相同的31個(gè)溫度碼電流源和低位5個(gè)按二進(jìn)制規(guī)律變化的二進(jìn)制電流源。
3.根據(jù)權(quán)利要求1所述的一種高速分段電流型DAC電路，其特征在于所述的開(kāi)關(guān)陣列包含高位完全相同的31個(gè)溫度碼電流開(kāi)關(guān)和低位5個(gè)按二進(jìn)制電流變化的二進(jìn)制電流開(kāi)關(guān)。
4.根據(jù)權(quán)利要求1所述的一種高速分段電流型DAC電路，其特征在于所述的譯碼電路包含高位的5～31譯碼轉(zhuǎn)換電路和高位的延時(shí)電路delay1和低位的延時(shí)電路delay2，可通過(guò)增加延時(shí)電路使信號(hào)翻轉(zhuǎn)時(shí)邊沿對(duì)齊。
5.根據(jù)權(quán)利要求3所述的溫度碼電流開(kāi)關(guān)，其特征在于所述的溫度碼電流開(kāi)關(guān)由高位D9～D5譯碼輸出的31個(gè)數(shù)字信號(hào)控制。
6.根據(jù)權(quán)利要求1所述的二進(jìn)制電流開(kāi)關(guān)，其特征在于所述的二進(jìn)制電流開(kāi)關(guān)由低位D4～D05個(gè)數(shù)字信號(hào)直接控制。
7.根據(jù)權(quán)利要求1所述的一種高速分段電流型DAC電路，其特征在于所述的非重疊時(shí)鐘產(chǎn)生電路陣列包含36個(gè)完全相同的單元電路(非重疊時(shí)鐘產(chǎn)生電路)，每一個(gè)單元電路實(shí)現(xiàn)由一個(gè)數(shù)字信號(hào)產(chǎn)生兩個(gè)非重疊時(shí)鐘電路。
8.根據(jù)權(quán)利要求1所述的一種高速分段電流型DAC電路，其特征在于所述的非重疊時(shí)鐘產(chǎn)生電路可部分用數(shù)字的標(biāo)準(zhǔn)單元DFF進(jìn)行替換。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種高速分段電流型DAC電路，包括一基準(zhǔn)電壓產(chǎn)生電路，一基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路，一電流源矩陣，一開(kāi)關(guān)陣列，一鎖存器陣列，一譯碼電路，一非重疊時(shí)鐘產(chǎn)生電路陣列，其特征在于電路采用“5+5”的分段方式，即高5位采用溫度計(jì)譯碼型，低5位采用二進(jìn)制權(quán)值型；基準(zhǔn)電壓產(chǎn)生電路的輸出電壓作為基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路的輸入電壓，基準(zhǔn)電壓到基準(zhǔn)電流轉(zhuǎn)換電路的輸出電流作為電流源陣列比例鏡像的基準(zhǔn)電流。本實(shí)用新型所述電路可以有效的減小芯片面積，靈活調(diào)整兩互補(bǔ)時(shí)鐘的不重疊間隔，譯碼電路的輸出通過(guò)增加延時(shí)Delay電路，調(diào)整高位溫度碼信號(hào)與低位二進(jìn)制碼信號(hào)翻轉(zhuǎn)時(shí)的邊沿，使其對(duì)齊。
文檔編號(hào)H03M1/66GK2852534SQ200520120209
公開(kāi)日2006年12月27日 申請(qǐng)日期2005年12月12日 優(yōu)先權(quán)日2005年12月12日
發(fā)明者劉敬波, 胡江鳴, 秦玲, 劉茂生, 王長(zhǎng)江, 姚偉, 石嶺, 劉云 申請(qǐng)人:深圳艾科創(chuàng)新微電子有限公司