專利名稱：半導(dǎo)體裝置和使用其的電子用品的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有輸入和輸出節(jié)點(diǎn)的半導(dǎo)體裝置，其中在將信號輸入到輸入節(jié)點(diǎn)時從輸出節(jié)點(diǎn)輸出信號。此外，本發(fā)明涉及一種包括多個晶體管的半導(dǎo)體裝置。
背景技術(shù)：
近年來，半導(dǎo)體裝置已經(jīng)被用在各種電子用品中，且半導(dǎo)體裝置的開發(fā)得到了積極進(jìn)展。作為半導(dǎo)體裝置之一，有一種具有源極驅(qū)動器101、柵極驅(qū)動器106和像素110的半導(dǎo)體裝置(參見圖20A；且參見專利文獻(xiàn)1)。
將來自高電勢電源(VDD1)和低電勢電源(VSS1)的電勢提供給源極驅(qū)動器101中包括的信號輸出電路10。源極驅(qū)動器101中包括的信號輸出電路10具有輸入和輸出節(jié)點(diǎn)，在將信號輸入到輸入節(jié)點(diǎn)時輸出節(jié)點(diǎn)輸出具有和VDD1或VSS1相同電勢的信號。通過源極線115和n溝道晶體管112將信號輸出電路10輸出的信號輸入到p溝道晶體管113，由此導(dǎo)通或截止p溝道晶體管113。
將來自高電勢電源(VDD2)和低電勢電源(VSS2)的電勢提供給柵極驅(qū)動器106中包括的信號輸出電路10。柵極驅(qū)動器106中包括的信號輸出電路10具有輸入和輸出節(jié)點(diǎn)，在將信號輸入到輸入節(jié)點(diǎn)時輸出節(jié)點(diǎn)輸出具有和VDD2或VSS2相同電勢的信號。通過柵極線116將信號輸出電路10輸出的信號輸入到n溝道晶體管112，由此導(dǎo)通或截止n溝道晶體管112。
連接至源極驅(qū)動器101中包括的信號輸出電路10的輸出節(jié)點(diǎn)的源極線115的電勢在VDD1和VSS1的電勢之間交替變化(參見圖20B)。類似地，連接至柵極驅(qū)動器106中包括的信號輸出電路10的輸出節(jié)點(diǎn)的柵極線116的電勢在VDD2或VSS2的電勢之間交替變化。
日本專利公開No.2004-126513(圖12和13)
發(fā)明內(nèi)容
通常，高電勢電源和低電勢電源具有大的電勢差。例如，如果VDD1為10V而VSS1為0V，它們之間有10V的電勢差。同時，如果VDD2為12V而VSS2為-2V，它們之間有14V的電勢差。當(dāng)VDD1和VSS1之間和VDD2和VSS2之間有大的電勢差時，增大了為源極線和柵極線充電/放電所需的功耗。
此外，在利用時間灰度級法表達(dá)灰度級的情形下，一個幀被分成多個子幀，在每個子幀周期中對源極線和柵極線充電/放電。亦即，在使用時間灰度級法時，增加了源極線和柵極線充電/放電操作的數(shù)量，由此進(jìn)一步增大了功耗。
因此，本發(fā)明的主要目的是提供一種半導(dǎo)體裝置，在該半導(dǎo)體裝置中可以降低為源極線和柵極線充電/放電所需的功耗。
本發(fā)明的另一目的是提供一種半導(dǎo)體裝置，在該半導(dǎo)體裝置中，可以通過控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差使之小于高電勢電源和低電勢電源之間的電勢差而降低功耗。
本發(fā)明的半導(dǎo)體裝置被供以來自高電勢電源和低電勢電源的電勢。此外，本發(fā)明的半導(dǎo)體裝置具有輸入和輸出節(jié)點(diǎn)。在將信號輸入到輸入節(jié)點(diǎn)時，輸出節(jié)點(diǎn)輸出具有第一電勢(也稱為第一信號電勢)的信號和具有第二電勢(也稱為第二信號電勢)的信號。根據(jù)本發(fā)明，將具有第一電勢的信號和具有第二電勢的信號之間的電勢差控制為小于高電勢電源和低電勢電源之間的電勢差，由此降低功耗。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管、第二晶體管和第三晶體管以及電勢發(fā)生電路。所述第一晶體管的源電極和漏電極的一個連接到高電勢電源(也稱為施加第一電勢的第一電源)；所述第三晶體管的柵電極連接到所述電勢發(fā)生電路；所述第三晶體管的源電極和漏電極的一個連接到所述第二晶體管的源電極和漏電極的一個；且所述第三晶體管的源電極和漏電極的另一個連接到低電勢電源(也稱為施加第二電勢的第二電源)。在將信號(第一信號)輸入到所述第一晶體管和所述第二晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述第三晶體管為p溝道晶體管。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管、第二晶體管和第三晶體管以及電勢發(fā)生電路。所述第二晶體管的源電極和漏電極的一個連接到低電勢電源(也稱為施加第二電勢的第二電源)；所述第三晶體管的柵電極連接到所述電勢發(fā)生電路；所述第三晶體管的源電極和漏電極的一個連接到所述第一晶體管的源電極和漏電極的一個；且所述第三晶體管的源電極和漏電極的另一個連接到高電勢電源(也稱為施加第一電勢的第一電源)。在將信號(第一信號)輸入到所述第一晶體管和所述第二晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述第三晶體管為n溝道晶體管。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管、第二晶體管、第三晶體管和第四晶體管以及電勢發(fā)生電路。所述第三晶體管和所述第四晶體管的柵電極連接到所述電勢發(fā)生電路；所述第三晶體管的源電極和漏電極的一個連接到所述第二晶體管的源電極和漏電極的一個；且所述第三晶體管的源電極和漏電極的另一個連接到低電勢電源(也稱為施加第二電勢的第二電源)。所述第四晶體管的源電極和漏電極的一個連接到所述第一晶體管的源電極和漏電極的一個；且所述第四晶體管的源電極和漏電極的另一個連接到高電勢電源(也稱為施加第一電勢的第一電源)。在將信號(第一信號)輸入到所述第一晶體管和所述第二晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，所述第三晶體管為p溝道晶體管且所述第四晶體管為n溝道晶體管。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管和第二晶體管、串聯(lián)的第三晶體管和第四晶體管以及電勢發(fā)生電路。所述第一晶體管的源電極和漏電極的一個連接到高電勢電源(也稱為施加第一電勢的第一電源)；所述第二晶體管的源電極和漏電極的一個連接到低電勢電源(也稱為施加第二電勢的第二電源)；所述第二晶體管的柵電極連接到所述第三晶體管的源電極和漏電極的一個和所述第四晶體管的源電極和漏電極的一個。所述第三晶體管的源電極和漏電極中的另一個連接到所述高電勢電源；且所述第四晶體管的源電極和漏電極中的另一個連接到所述電勢發(fā)生電路。在將信號(第一信號)輸入到所述第一晶體管、所述第三晶體管和所述第四晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為p溝道晶體管，所述第二晶體管為p溝道晶體管，所述第三晶體管為p溝道晶體管且所述第四晶體管為n溝道晶體管。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管和第二晶體管、串聯(lián)的第三晶體管和第四晶體管以及電勢發(fā)生電路。所述第一晶體管的源電極和漏電極的一個連接到高電勢電源(也稱為施加第一電勢的第一電源)；所述第二晶體管的源電極和漏電極的一個連接到低電勢電源(也稱為施加第二電勢的第二電源)；所述第一晶體管的柵電極連接到所述第三晶體管的源電極和漏電極的一個和所述第四晶體管的源電極和漏電極的一個。所述第三晶體管的源電極和漏電極中的另一個連接到所述低電勢電源；且所述第四晶體管的源電極和漏電極中的另一個連接到所述電勢發(fā)生電路。在將信號(第一信號)輸入到所述第一晶體管、所述第三晶體管和所述第四晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為n溝道晶體管，所述第二晶體管為n溝道晶體管，所述第三晶體管為n溝道晶體管且所述第四晶體管為p溝道晶體管。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管和第二晶體管、串聯(lián)的第三晶體管和第四晶體管、串聯(lián)的第五晶體管和第六晶體管以及電勢發(fā)生電路。所述第一晶體管的源電極和漏電極的一個連接到高電勢電源(也稱為施加第一電勢的第一電源)；且所述第二晶體管的源電極和漏電極的一個連接到低電勢電源(也稱為施加第二電勢的第二電源)。所述第二晶體管的柵電極連接到所述第三晶體管的源電極和漏電極的一個和所述第四晶體管的源電極和漏電極的一個；所述第三晶體管的源電極和漏電極中的另一個連接到所述高電勢電源；且所述第四晶體管的源電極和漏電極中的另一個連接到所述電勢發(fā)生電路。所述第一晶體管的柵電極連接到所述第五晶體管的源電極和漏電極的一個和所述第六晶體管的源電極和漏電極的一個；所述第五晶體管的源電極和漏電極中的另一個連接到所述低電勢電源；且所述第六晶體管的源電極和漏電極中的另一個連接到所述電勢發(fā)生電路。在將信號(第一信號)輸入到所述第三到所述第六晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為n溝道晶體管，所述第二晶體管為p溝道晶體管，所述第三晶體管為p溝道晶體管，所述第四晶體管為n溝道晶體管，所述第五晶體管為n溝道晶體管，且所述第六晶體管為p溝道晶體管。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管和第二晶體管，包括一個或多個減法晶體管(也稱為第三晶體管)的減法電路(也稱為電路)。所述第一晶體管的源電極和漏電極的一個連接到高電勢電源(也稱為施加第一電勢的第一電源)；所述減法電路提供于所述第二晶體管的源電極和漏電極的一個和所述低電勢電源(也稱為施加第二電勢的第二電源)之間；且所述減法晶體管的柵電極連接到其漏電極。在將信號(第一信號)輸入到所述第一和第二晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述減法晶體管為n溝道晶體管。
此外，在前述構(gòu)造中，所述減法電路中包含的多個減法晶體管是串聯(lián)的。所述減法電路的一個端子連接到所述第二晶體管的源電極和漏電極的一個，所述減法電路的另一個端子保持在所述低電勢電源的電勢。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管和第二晶體管，包括一個或多個減法晶體管(也稱為第三晶體管)的減法電路(也稱為電路)。所述第二晶體管的源電極和漏電極的一個連接到低電勢電源(也稱為施加第二電勢的第二電源)；所述減法電路提供于所述第一晶體管的源電極和漏電極的一個和所述高電勢電源(也稱為施加第一電勢的第一電源)之間；且所述減法晶體管的柵電極連接到其漏電極。在將信號(第一信號)輸入到所述第一晶體管和所述第二晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述減法晶體管為p溝道晶體管。
此外，在前述構(gòu)造中，所述減法電路的一個端子連接到所述第一晶體管的源電極和漏電極的一個，所述減法電路的另一個端子保持在所述高電勢電源的電勢。
本發(fā)明的半導(dǎo)體裝置包括串聯(lián)的第一晶體管和第二晶體管，包括一個或多個第一減法晶體管(也稱為第三晶體管)的第一減法電路(也稱為第一電路)以及包括一個或多個第二減法晶體管(也稱為第四晶體管)的第二減法電路(也稱為第二電路)。第一減法電路提供于所述第二晶體管的源電極和漏電極的一個和低電勢電源之間。第二減法電路提供于所述第一晶體管的源電極和漏電極的一個和高電勢電源之間。所述減法晶體管的柵電極連接到其漏電極。在將信號(第一信號)輸入到所述第一晶體管和所述第二晶體管的柵電極時，從所述第一晶體管的源電極和漏電極的另一個和所述第二晶體管的源電極和漏電極的另一個輸出信號(第二信號)。
在前述構(gòu)造中，所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，所述第一減法晶體管為n溝道晶體管且所述第二減法晶體管為p溝道晶體管。
此外，在前述構(gòu)造中，所述第一減法電路的一個端子連接到所述第一晶體管的源電極和漏電極的一個，所述第一減法電路的另一個端子保持在所述低電勢電源的電勢。同時，所述第二減法電路的一個端子連接到所述第二晶體管的源電極和漏電極的一個，所述第二減法電路的另一個端子保持在所述高電勢電源的電勢。
在均包括減法電路的所有前述構(gòu)造中，如果減法電路具有一個減法晶體管，所述減法電路的一個端子對應(yīng)于所述減法晶體管的源電極和漏電極的一個。同時，所述減法電路的另一個端子對應(yīng)于所述減法晶體管的源電極和漏電極的另一個。另一方面，如果減法電路包括多個串聯(lián)的減法晶體管，所述減法電路的一個端子對應(yīng)于設(shè)置于所述多個串聯(lián)的減法晶體管的一端的減法晶體管的源電極和漏電極的一個。同時，所述減法電路的另一個端子對應(yīng)于設(shè)置于所述多個串聯(lián)的減法晶體管中的另一端的減法晶體管的源電極和漏電極的一個。
本發(fā)明的半導(dǎo)體裝置中包括的電勢發(fā)生電路具有第一開關(guān)、第二開關(guān)、第一電容器、第二電容器和緩沖放大器。所述第一開關(guān)的一個節(jié)點(diǎn)連接到用于產(chǎn)生電勢的高電勢電源；所述第一開關(guān)的另一個節(jié)點(diǎn)連接到所述第二開關(guān)的一個節(jié)點(diǎn)和所述第一電容器的一個節(jié)點(diǎn)；所述第二開關(guān)的另一個節(jié)點(diǎn)連接到所述第二電容器的一個節(jié)點(diǎn)和所述緩沖放大器的輸入端子；且所述第二電容器的另一個端子連接到低電勢電源。在向所述第一電容器的另一個節(jié)點(diǎn)輸入減法信號(第三信號)時，從所述緩沖放大器的輸出節(jié)點(diǎn)輸出第四信號。所述第四信號的電勢對應(yīng)于從用于產(chǎn)生電勢的高電勢電源的電勢減去所述減法信號的電勢獲得的電勢。
在前述構(gòu)造中，第一開關(guān)連接到用于產(chǎn)生電勢的高電勢電源的一個節(jié)點(diǎn)保持在用于產(chǎn)生電勢的高電勢電源的電勢(也稱為第四電勢)。
本發(fā)明的半導(dǎo)體裝置中包括的電勢發(fā)生電路具有多個串聯(lián)的電阻器；所述多個電阻器的一端連接到高電勢電源，而其另一端連接到低電勢電源；且從由所述多個電阻器中選擇的兩個電阻器的連接節(jié)點(diǎn)輸出電勢。
在具有前述構(gòu)造的半導(dǎo)體裝置中，連接至所述高電勢電源的節(jié)點(diǎn)和連接至所述低電勢電源的節(jié)點(diǎn)保持在恒定的電勢。
亦即，連接至高電勢電源(也稱為第一電源)的節(jié)點(diǎn)保持在高電勢電源的電勢(也稱為第一電勢)。同時，連接至所述低電勢電源(也稱為第二電源)的節(jié)點(diǎn)保持在低電勢電源的電勢(也稱為第二電勢)。
本發(fā)明的半導(dǎo)體裝置中包括的電勢發(fā)生電路產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢(也稱為第三電勢)。
本發(fā)明的電子用品具有有著任何前述構(gòu)造的本發(fā)明的半導(dǎo)體裝置。
根據(jù)具有前述構(gòu)造的本發(fā)明，可以控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差，使之小于高電勢電源和底電勢電源之間的電勢差。結(jié)果，可以降低功耗。
圖1A和1B均示出了本發(fā)明的半導(dǎo)體裝置。
圖2示出了本發(fā)明的半導(dǎo)體裝置。
圖3示出了本發(fā)明的半導(dǎo)體裝置。
圖4A和4B均示出了本發(fā)明的半導(dǎo)體裝置。
圖5示出了本發(fā)明的半導(dǎo)體裝置。
圖6A和6B均示出了本發(fā)明的半導(dǎo)體裝置。
圖7示出了本發(fā)明的半導(dǎo)體裝置。
圖8示出了本發(fā)明的半導(dǎo)體裝置。
圖9示出了本發(fā)明的半導(dǎo)體裝置。
圖10示出了本發(fā)明的半導(dǎo)體裝置。
圖11示出了本發(fā)明的半導(dǎo)體裝置。
圖12A和12B均示出了本發(fā)明的半導(dǎo)體裝置。
圖13示出了本發(fā)明的半導(dǎo)體裝置。
圖14示出了本發(fā)明的半導(dǎo)體裝置。
圖15示出了本發(fā)明的半導(dǎo)體裝置。
圖16A和16B均示出了本發(fā)明的半導(dǎo)體裝置。
圖17A和17B均示出了本發(fā)明的半導(dǎo)體裝置。
圖18示出了本發(fā)明的電子用品。
圖19A和19F示出了電子用品。
圖20A和20B均示出了半導(dǎo)體裝置。
圖21示出了本發(fā)明的半導(dǎo)體裝置。
圖22示出了本發(fā)明的半導(dǎo)體裝置。
圖23A和23B均示出了本發(fā)明的半導(dǎo)體裝置。
具體實施例方式
雖然將參考附圖通過實施模式和實施例完整描述本發(fā)明，但應(yīng)當(dāng)理解對于本領(lǐng)域的技術(shù)人員來說各種變化和修改將是明顯的。因此，除非這種變化和修改不在本發(fā)明的范圍內(nèi)，否則應(yīng)當(dāng)視為包括在其中。注意，在以下參考附圖描述的本發(fā)明的組成中，在不同附圖中用相同的附圖標(biāo)記表示相同的部分。此外，在以下描述中，有時分別用VDD和VSS表示高電勢電源和低電勢電源。此外，在附圖中分別用IN和OUT表示輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)。
實施模式1參考附圖描述作為本發(fā)明的半導(dǎo)體裝置的信號輸出電路10的構(gòu)造。在將信號輸入到輸入節(jié)點(diǎn)(也稱為輸入端子)時信號輸出電路10從輸出節(jié)點(diǎn)(也稱為輸出端子)輸出信號。
本發(fā)明的信號輸出電路10包括串聯(lián)的晶體管11、12和13以及電勢發(fā)生電路14a(也稱為電路14a)(參見圖1A)。晶體管11為p溝道晶體管，晶體管12為n溝道晶體管，晶體管13為p溝道晶體管。電勢發(fā)生電路14a產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Va，所產(chǎn)生的電勢Va被輸出到晶體管13。
晶體管11的源電極和漏電極之一連接到高電勢電源。晶體管13的柵電極連接到電勢發(fā)生電路14a，晶體管13的源電極和漏電極之一連接到晶體管12的源電極和漏電極之一，而晶體管13的源電極和漏電極中的另一個連接到低電勢電源。
信號輸出電路10的輸入節(jié)點(diǎn)對應(yīng)于晶體管11和晶體管12的柵電極。信號輸出電路10的輸出節(jié)點(diǎn)對應(yīng)于晶體管11的源電極和漏電極中的另一個和晶體管12的源電極和漏電極中的另一個。
以下描述具有前述構(gòu)造的信號輸出電路10的運(yùn)行。在以下描述中，高電勢電源為10V，低電勢電源為0V，Va為4V，且晶體管13的閾值電壓為-1V。此外，H電平信號的電勢為10V，L電平電勢的電勢為0V。
在將H電平信號輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管11截止而晶體管12導(dǎo)通。由于晶體管13的柵電極的電勢為Va(這里為4V)，其漏電極的電勢為0V，其閾值電壓為-1V，晶體管13的源電極的電勢為5V。于是，信號輸出電路10從其輸出節(jié)點(diǎn)輸出5V的信號。
在將L電平電勢輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管11導(dǎo)通而晶體管12截止，于是信號輸出電路10的輸出節(jié)點(diǎn)輸出10V的信號，這與VDD的電勢是相同電平。
在具有前述構(gòu)造的信號輸出電路10中，從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差(在前述例子中為5V)可以小于高電勢電源和低電勢電源之間的電勢差(在前述例子中為10V)。結(jié)果，可以降低功耗。
本發(fā)明的信號輸出電路10包括串聯(lián)的晶體管11、12和15以及電勢發(fā)生電路14b(也稱為電路14b)(參見圖1B)。晶體管11為p溝道晶體管，晶體管12為n溝道晶體管，晶體管15為n溝道晶體管。電勢發(fā)生電路14b產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Vb，所產(chǎn)生的電勢Vb被輸出到晶體管15。
晶體管12的源電極和漏電極之一連接到低電勢電源。晶體管15的柵電極連接到電勢發(fā)生電路14b，晶體管15的源電極和漏電極之一連接到晶體管11的源電極和漏電極之一，而晶體管15的源電極和漏電極中的另一個連接到高電勢電源。
信號輸出電路10的輸入節(jié)點(diǎn)對應(yīng)于晶體管11和晶體管12的柵電極。信號輸出電路10的輸出節(jié)點(diǎn)對應(yīng)于晶體管11的源電極和漏電極中的另一個和晶體管12的源電極和漏電極中的另一個。
以下描述具有前述構(gòu)造的信號輸出電路10的運(yùn)行。在以下描述中，高電勢電源為16V，低電勢電源為0V，Vb為10V，且晶體管15的閾值電壓為1V。此外，H電平信號的電勢為16V，L電平電勢的電勢為0V。
在將H電平信號輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管11截止而晶體管12導(dǎo)通，于是信號輸出電路10的輸出節(jié)點(diǎn)輸出0V的信號，這與VSS的電勢是相同電平。
在將L電平電勢輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管11導(dǎo)通而晶體管12截止。由于晶體管15的柵電極的電勢為Vb(這里為10V)，其漏電極的電勢為16V，且其閾值電壓為1V，晶體管15的源電極的電勢為9V。于是，信號輸出電路10從其輸出節(jié)點(diǎn)輸出9V的信號。
在具有前述構(gòu)造的信號輸出電路10中，從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差(在前述例子中為9V)可以小于高電勢電源和低電勢電源之間的電勢差(在前述例子中為16V)。結(jié)果，可以降低功耗。
本發(fā)明的信號輸出電路10包括串聯(lián)的晶體管11、12、13和15、電勢發(fā)生電路14a(也稱為第一電路14a)以及電勢發(fā)生電路14b(也稱為第二電路14b)(參見圖2)。晶體管11為p溝道晶體管，晶體管12為n溝道晶體管，晶體管13為p溝道晶體管，晶體管15為n溝道晶體管。電勢發(fā)生電路14a產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Va，所產(chǎn)生的電勢Va被輸出到晶體管13。電勢發(fā)生電路14b產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Vb，所產(chǎn)生的電勢Vb被輸出到晶體管15。
圖2中所示的信號輸出電路10的前述構(gòu)造是通過組合圖1A中所示的信號輸出電路10和圖中所示的信號輸出電路10獲得的。因此，省略對圖2中所示的前述信號輸出電路10的運(yùn)行的描述。
接著，描述對應(yīng)于多條(x，其中x為自然數(shù))線路(L1到Lx)提供多個信號輸出電路10的情形(參見圖3)。注意，多條線路對應(yīng)于例如源極線或柵極線，多個信號輸出電路10提供于源極驅(qū)動器或柵極驅(qū)動器中。在以下描述中，提供均具有圖2中所示的構(gòu)造的多個信號輸出電路10。
在提供多個信號輸出電路10的情況下，優(yōu)選對應(yīng)于多條線路(L1到Lx)中的每條僅提供包括晶體管11和12的反相器61。此外，多個反相器61可以共享晶體管13和15以及電勢發(fā)生電路14a和電勢發(fā)生電路14b。因此，可以減少元件數(shù)量。
注意，在前述模式中，對應(yīng)于多條線路(L1到Lx)提供晶體管13和15以及電勢發(fā)生電路14a和電勢發(fā)生電路14b；不過，本發(fā)明不限于此模式。例如，可以將多條線路(L1到Lx)分成多組，可以為多組中的每組提供晶體管13和15以及電勢發(fā)生電路14a和電勢發(fā)生電路14b。
在圖1A到3中所示的前述信號輸出電路中，可以控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差，使之小于高電勢電源和低電勢電源之間的電勢差。結(jié)果，可以降低功耗。注意，有一種使用具有高輸出電流能力的電源電路(諸如串聯(lián)調(diào)壓器或電荷泵)的方法，以控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差，使之小于高電勢電源和低電勢電源之間的電勢差。不過，這種方法不能實現(xiàn)足夠大的功率系數(shù)以降低功耗。同時，圖1A到3中所示的前述本發(fā)明的信號輸出電路僅造成小的功率損失，于是可以降低功耗。
實施模式2作為本發(fā)明的半導(dǎo)體裝置的信號輸出電路10包括串聯(lián)的晶體管21和22，串聯(lián)的晶體管23和24以及電勢發(fā)生電路14a(也稱為電路14a)(參見圖4A)。晶體管21為p溝道晶體管，晶體管22為p溝道晶體管，晶體管23為p溝道晶體管，晶體管24為n溝道晶體管。電勢發(fā)生電路14a產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Va，所產(chǎn)生的電勢Va被輸出到晶體管24。
晶體管21的源電極和漏電極之一連接到高電勢電源。晶體管22的源電極和漏電極之一連接到低電勢電源。晶體管22的柵電極連接到晶體管23的源電極和漏電極之一和晶體管24的源電極和漏電極之一。晶體管23的源電極和漏電極中的另一個連接到高電勢電源。晶體管24的源電極和漏電極中的另一個連接到電勢發(fā)生電路14a。
信號輸出電路10的輸入節(jié)點(diǎn)對應(yīng)于晶體管21、23和24的柵電極。信號輸出電路10的輸出節(jié)點(diǎn)對應(yīng)于晶體管21的源電極和漏電極中的另一個和晶體管22的源電極和漏電極中的另一個。
以下描述具有前述構(gòu)造的信號輸出電路10的運(yùn)行。在以下描述中，高電勢電源為10V，低電勢電源為0V，Va為4V，且晶體管22的閾值電壓為-1V。此外，H電平信號的電勢為10V，L電平電勢的電勢為0V。
在將H電平信號輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管21和23截止而晶體管24導(dǎo)通。于是，通過晶體管24將電勢Va(這里為4V)提供給晶體管22的柵電極。由于晶體管22的柵電極的電勢為4V，其漏電極的電勢為0V，其閾值電壓為-1V，晶體管22的源電極的電勢為5V。于是，信號輸出電路10從其輸出節(jié)點(diǎn)輸出5V的信號。
在將L電平電勢輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管21和23導(dǎo)通而晶體管24截止。于是，通過晶體管23將高電勢電源提供給晶體管22的柵電極，由此使晶體管22截止。因此，信號輸出電路10從其輸出節(jié)點(diǎn)輸出10V的信號，這與VDD的電勢是相同的電平。
在具有前述構(gòu)造的信號輸出電路10中，從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差(在前述例子中為5V)可以小于高電勢電源和低電勢電源之間的電勢差(在前述例子中為10V)。結(jié)果，可以降低功耗。
本發(fā)明的信號輸出電路10包括串聯(lián)的晶體管21和22，串聯(lián)的晶體管25和26以及電勢發(fā)生電路14b(也稱為電路14b)(參見圖4B)。晶體管21為n溝道晶體管，晶體管22為n溝道晶體管，晶體管25為n溝道晶體管，晶體管26為p溝道晶體管。電勢發(fā)生電路14b產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Vb，所產(chǎn)生的電勢Vb被輸出到晶體管26。
晶體管21的源電極和漏電極之一連接到高電勢電源。晶體管22的源電極和漏電極之一連接到低電勢電源。晶體管21的柵電極連接到晶體管25的源電極和漏電極之一和晶體管26的源電極和漏電極之一。晶體管25的源電極和漏電極中的另一個連接到低電勢電源。晶體管26的源電極和漏電極中的另一個連接到電勢發(fā)生電路14b。
信號輸出電路10的輸入節(jié)點(diǎn)對應(yīng)于晶體管22、25和26的柵電極。信號輸出電路10的輸出節(jié)點(diǎn)對應(yīng)于晶體管21的源電極和漏電極中的另一個和晶體管22的源電極和漏電極中的另一個。
以下描述具有前述構(gòu)造的信號輸出電路10的運(yùn)行。在以下描述中，高電勢電源為16V，低電勢電源為0V，Vb為10V，且晶體管21的閾值電壓為1V。此外，H電平信號的電勢為16V，L電平電勢的電勢為0V。
在將H電平信號輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管22和25導(dǎo)通而晶體管26截止。于是，通過晶體管25將低電勢電源的電勢提供給晶體管21的柵電極，由此使晶體管21截止。于是，信號輸出電路10從其輸出節(jié)點(diǎn)輸出0V的信號，這與VSS的電勢是相同的電平。
在將L電平電勢輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管22和25截止而晶體管26導(dǎo)通。于是，通過晶體管26將電勢Vb(這里為10V)提供給晶體管21的柵電極。由于晶體管21的柵電極的電勢為10V，其漏電極的電勢為16V，且其閾值電壓為1V，晶體管21的源電極的電勢為9V。因此，信號輸出電路10從其輸出節(jié)點(diǎn)輸出9V的信號。
在具有前述構(gòu)造的信號輸出電路10中，從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差(在前述例子中為9V)可以小于高電勢電源和低電勢電源之間的電勢差(在前述例子中為16V)。結(jié)果，可以降低功耗。
本發(fā)明的信號輸出電路10包括串聯(lián)的晶體管21和22，串聯(lián)的晶體管23和24，串聯(lián)的晶體管25和26以及電勢發(fā)生電路14a(也稱為第一電路14a)和電勢發(fā)生電路14b(也稱為電路14b)(參見圖5)。晶體管21為n溝道晶體管，晶體管22為p溝道晶體管，晶體管23為p溝道晶體管，晶體管24為n溝道晶體管，晶體管25為n溝道晶體管，晶體管26為p溝道晶體管。電勢發(fā)生電路14a產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Va，所產(chǎn)生的電勢Va被輸出到晶體管24。電勢發(fā)生電路14b產(chǎn)生與高電勢電源和低電勢電源的電勢不同的電勢Vb，所產(chǎn)生的電勢Vb被輸出到晶體管26。
晶體管21的源電極和漏電極之一連接到高電勢電源。晶體管22的源電極和漏電極之一連接到低電勢電源。晶體管22的柵電極連接到晶體管23的源電極和漏電極之一和晶體管24的源電極和漏電極之一。晶體管23的源電極和漏電極中的另一個連接到高電勢電源。晶體管24的源電極和漏電極中的另一個連接到電勢發(fā)生電路14a。晶體管21的柵電極連接到晶體管25的源電極和漏電極之一和晶體管26的源電極和漏電極之一。晶體管25的源電極和漏電極中的另一個連接到低電勢電源。晶體管26的源電極和漏電極中的另一個連接到電勢發(fā)生電路14b。
信號輸出電路10的輸入節(jié)點(diǎn)對應(yīng)于晶體管23、24、25和26的柵電極。信號輸出電路10的輸出節(jié)點(diǎn)對應(yīng)于晶體管21的源電極和漏電極中的另一個和晶體管22的源電極和漏電極中的另一個。
以下描述具有前述構(gòu)造的信號輸出電路10的運(yùn)行。在以下描述中，高電勢電源為16V，低電勢電源為0V，Va為2V，Vb為10V，且晶體管21的閾值電壓為1V，晶體管22的閾值電壓為-1V。
在將H電平信號輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管23截止，晶體管24導(dǎo)通，晶體管25導(dǎo)通且晶體管26截止。于是，通過晶體管25將低電勢電源的電勢提供給晶體管21的柵電極，由此使晶體管21截止。同時，于是，通過晶體管24將電勢Va(這里為2V)提供給晶體管22的柵電極。由于晶體管22的柵電極的電勢為2V，其漏電極的電勢為0V，其閾值電壓為-1V，晶體管22的源電極的電勢為3V。因此，信號輸出電路10從其輸出節(jié)點(diǎn)輸出3V的信號。
在將L電平電勢輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管23導(dǎo)通，晶體管24截止，晶體管25截止且晶體管26導(dǎo)通。于是，通過晶體管23將高電勢電源提供給晶體管22的柵電極，由此使晶體管22截止。同時，通過晶體管26將電勢Vb(這里為10V)提供給晶體管21的柵電極。由于晶體管21的柵電極的電勢為10V，其漏電極的電勢為16V，且其閾值電壓為1V，晶體管21的源電極的電勢為9V。因此，信號輸出電路10從其輸出節(jié)點(diǎn)輸出9V的信號。
在具有前述構(gòu)造的信號輸出電路10中，從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差(在前述例子中為9V)可以小于高電勢電源和低電勢電源之間的電勢差(在前述例子中為16V)。結(jié)果，可以降低功耗。
注意，在提供具有圖4A、4B或5中所示的前述構(gòu)造的多個信號輸出電路10的情況下，不需要在每個信號輸出電路10中提供電勢發(fā)生電路14a和電勢發(fā)生電路14b，而是可以由多個信號輸出電路10共享它們。因此，可以減少元件數(shù)量。
注意，有一種使用具有高輸出電流能力的電源電路(諸如串聯(lián)調(diào)壓器或電荷泵)的方法，以控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差，使之小于高電勢電源和低電勢電源之間的電勢差。不過，這種方法不能實現(xiàn)足夠大的功率系數(shù)以降低功耗。同時，圖4A到5中所示的本發(fā)明的前述信號輸出電路僅造成小的功率損失，于是可以降低功耗。
實施模式3作為本發(fā)明的半導(dǎo)體裝置的信號輸出電路10包括串聯(lián)的晶體管31和32以及包括一個或更多減法晶體管的減法電路35(參見圖6A)。晶體管31為p溝道晶體管，晶體管32為n溝道晶體管，減法電路35中包含的一個或更多減法晶體管為n溝道晶體管。在所示的構(gòu)造中，減法電路35包括兩個串聯(lián)的減法晶體管33和34。
晶體管31的源電極和漏電極之一連接到高電勢電源。減法電路35提供于晶體管32的源電極和漏電極之一和低電勢電源之間。減法晶體管33的柵電極連接到減法晶體管33的源電極和漏電極之一。類似地，減法晶體管34的柵電極連接到減法晶體管34的源電極和漏電極之一。
信號輸出電路10的輸入節(jié)點(diǎn)對應(yīng)于晶體管31和晶體管32的柵電極。信號輸出電路10的輸出節(jié)點(diǎn)對應(yīng)于晶體管31的源電極和漏電極中的另一個和晶體管32的源電極和漏電極中的另一個。
以下描述具有前述構(gòu)造的信號輸出電路10的運(yùn)行。在以下描述中，高電勢電源為10V，低電勢電源為0V，晶體管33的閾值電壓為2V且晶體管34的閾值電壓為2V。此外，H電平信號的電勢為10V，L電平電勢的電勢為0V。
在將H電平信號輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管31截止而晶體管32導(dǎo)通。由于晶體管34的源電極的電勢為0V而其閾值電壓為2V，晶體管34的漏電極的電勢為2V。此外，由于晶體管33的源電極的電勢為2V而其閾值電壓為2V，晶體管33的漏電極的電勢為4V。于是，信號輸出電路10從其輸出節(jié)點(diǎn)輸出4V的信號。
在將L電平電勢輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管31導(dǎo)通而晶體管32截止，信號輸出電路10的輸出節(jié)點(diǎn)輸出10V的信號，這與VDD的電勢是相同電平。
在具有前述構(gòu)造的信號輸出電路10中，從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差(在前述例子中為6V)可以小于高電勢電源和低電勢電源之間的電勢差(在前述例子中為10V)。結(jié)果，可以降低功耗。
本發(fā)明的信號輸出電路10包括串聯(lián)的晶體管31和32，以及包括一個或更多減法晶體管的減法電路38(參見圖6B)。晶體管31為p溝道晶體管，晶體管32為n溝道晶體管，減法電路38中包含的一個或更多減法晶體管為p溝道晶體管。在所示的構(gòu)造中，減法電路38包括兩個串聯(lián)的減法晶體管36和37。
晶體管32的源電極和漏電極之一連接到低電勢電源。減法電路38提供于晶體管31的源電極和漏電極之一和高電勢電源之間。減法晶體管36的柵電極連接到減法晶體管36的源電極和漏電極之一。減法晶體管37的柵電極連接到減法晶體管37的源電極和漏電極之一。
信號輸出電路10的輸入節(jié)點(diǎn)對應(yīng)于晶體管31和晶體管32的柵電極。信號輸出電路10的輸出節(jié)點(diǎn)對應(yīng)于晶體管31的源電極和漏電極中的另一個和晶體管32的源電極和漏電極中的另一個。
以下描述具有前述構(gòu)造的信號輸出電路10的運(yùn)行。在以下描述中，高電勢電源為10V，低電勢電源為0V，晶體管36的閾值電壓為-2V且晶體管37的閾值電壓為-2V。此外，H電平信號的電勢為10V，L電平電勢的電勢為0V。
在將H電平信號輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管31截止而晶體管32導(dǎo)通，于是信號輸出電路10的輸出節(jié)點(diǎn)輸出0V的信號，這與VSS的電勢是相同電平。
在將L電平電勢輸入到信號輸出電路10的輸入節(jié)點(diǎn)時，晶體管31導(dǎo)通而晶體管32截止。由于晶體管36的源電極的電勢為10V而其閾值電壓為-2V，晶體管36的漏電極的電勢為8V。此外，由于晶體管37的源電極的電勢為8V而其閾值電壓為-2V，晶體管37的漏電極的電勢為6V。于是，信號輸出電路10從其輸出節(jié)點(diǎn)輸出6V的信號。
在具有前述構(gòu)造的信號輸出電路10中，從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差(在前述例子中為6V)可以小于高電勢電源和低電勢電源之間的電勢差(在前述例子中為10V)。結(jié)果，可以降低功耗。
本發(fā)明的信號輸出電路10包括串聯(lián)的晶體管31和32，以及包括一個或更多減法晶體管的減法電路35(參見圖7)。在所示的構(gòu)造中，減法電路35包括兩個串聯(lián)的減法晶體管33和34，而減法電路38包括兩個串聯(lián)的減法晶體管36和37。
減法電路35提供于晶體管32的源電極和漏電極之一和低電勢電源之間。同時，減法電路38提供于晶體管31的源電極和漏電極之一和高電勢電源之間。
圖7中所示的信號輸出電路10的前述構(gòu)造是通過組合圖6A中所示的信號輸出電路10和圖6B中所示的信號輸出電路10獲得的。因此，省略對圖7中所示的前述信號輸出電路10的運(yùn)行的描述。
注意，可以將圖6A、6B和7中所示的前述信號輸出電路10中的每個用作電勢發(fā)生電路14a和電勢發(fā)生電路14b。
接著，描述對應(yīng)于多條(x，其中x為自然數(shù))線路(L1到Lx)提供多個信號輸出電路10的情形(參見圖8)。注意，多條線路對應(yīng)于例如源極線或柵極線，多個信號輸出電路10提供于源極驅(qū)動器或柵極驅(qū)動器中。在以下描述中，提供具有圖7中所示的構(gòu)造的多個信號輸出電路10。
在提供多個信號輸出電路10的情況下，優(yōu)選對應(yīng)于多條線路(L1到Lx)中的每條僅提供包括晶體管31和32的反相器61。于是，多個反相器61可以共享包括晶體管33和34的減法電路35和包括晶體管36和37的減法電路38。因此，可以減少元件數(shù)量。
注意，在前述模式中，對應(yīng)于多條線路(L1到Lx)提供減法電路35和38；不過，本發(fā)明不限于該模式。例如，可以將多條線路(L1到Lx)分成多組，可以為多組中的每組提供減法電路35和38。
在圖6A到8中所示的前述信號輸出電路中，可以控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差，使之小于高電勢電源和低電勢電源之間的電勢差。結(jié)果，可以降低功耗。注意，有一種使用具有高輸出電流能力的電源電路(諸如串聯(lián)調(diào)壓器或電荷泵)的方法，以控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差，使之小于高電勢電源和低電勢電源之間的電勢差。不過，這種方法不能實現(xiàn)足夠大的功率系數(shù)以降低功耗。同時，圖6A到8中所示的本發(fā)明的前述信號輸出電路僅造成小的功率損失，于是可以降低功耗。
此外，圖6A到8中所示的本發(fā)明的信號輸出電路具有以下優(yōu)點(diǎn)，即，與實施模式1和2中所示的構(gòu)造相比不需要電勢發(fā)生電路。
實施模式4本發(fā)明的半導(dǎo)體裝置包括晶體管201到209(參見圖9)。晶體管201、203到205、207和209為p溝道晶體管，而晶體管202、206和208為n溝道晶體管。
描述具有前述構(gòu)造的半導(dǎo)體裝置的運(yùn)行。在以下描述中，低電勢電源為0V，所有的晶體管203到205和209具有相同的閾值電壓值(|VTHa|)。
在將H電平信號輸入到輸入節(jié)點(diǎn)時，晶體管201截止，晶體管202導(dǎo)通，晶體管207截止而晶體管208導(dǎo)通。
晶體管206的漏電極具有從高電勢電源(VDD)減去晶體管203到205的閾值電壓所獲得的電勢(VDD-|VTHa|-|VTHa|-|VTHa|)，該電勢被提供給晶體管209的柵電極。由于晶體管209的漏電極具有與低電勢電源相同的電勢(0V)，晶體管209的源電極具有電勢(VDD-|VTHa|-|VTHa|)，從輸出節(jié)點(diǎn)輸出具有電勢(VDD-|VTHa|-|VTHa|)的信號。
在將L電平電勢輸入到輸入節(jié)點(diǎn)時，晶體管201導(dǎo)通，晶體管202截止，晶體管207導(dǎo)通，晶體管20g截止，由此從輸出節(jié)點(diǎn)輸出與高電勢電源(VDD)具有相同電勢的信號。
與前述裝置具有不同構(gòu)造的本發(fā)明的半導(dǎo)體裝置具有晶體管210到218(參見圖10)。晶體管210、212和217為p溝道晶體管，而晶體管211、213到216和218為n溝道晶體管。
描述具有前述構(gòu)造的半導(dǎo)體裝置的運(yùn)行。在以下描述中，所有的晶體管213到215和216具有相同的閾值電壓值(|VTHa|)。
在將H電平信號輸入到輸入節(jié)點(diǎn)時，晶體管201截止，晶體管211導(dǎo)通，晶體管217截止而晶體管218導(dǎo)通。于是，從輸出節(jié)點(diǎn)輸出與低電勢電源(VSS)具有相同電勢的信號。
在將L電平電勢輸入到輸入節(jié)點(diǎn)時，晶體管210截止，晶體管211導(dǎo)通，晶體管217導(dǎo)通而晶體管218截止。晶體管212的漏電極具有將高電勢電源(VDD)加到晶體管213到215的閾值電壓上所獲得的電勢(VDD+VTHb+VTHb+VTHb)，且該電勢被提供給晶體管216的柵電極。于是，晶體管216的源電極具有電勢值(VDD+VTHb+VTHb)，且從輸出節(jié)點(diǎn)輸出具有電勢(VDD+VTHb+VTHb)的信號。
與前述半導(dǎo)體裝置具有不同構(gòu)造的半導(dǎo)體裝置包括晶體管220到234(參見圖11)。晶體管220、222、226到229、232和234為p溝道晶體管，而晶體管221、223到225、230、231和233為n溝道晶體管。
描述具有前述構(gòu)造的半導(dǎo)體裝置的運(yùn)行。在以下描述中，所有的晶體管223到225和231具有相同的閾值電壓值(|VTHa|)，而所有的晶體管226到229和234具有相同的閾值電壓值(|VTHb|)。
在將H電平信號輸入到輸入節(jié)點(diǎn)時，晶體管220截止，晶體管221導(dǎo)通，晶體管232截止而晶體管222導(dǎo)通。晶體管230的漏電極具有從高電勢電源(VDD)減去晶體管226到229的閾值電壓所獲得的電勢(VDD-|VTHa|-|VTHa|-|VTHa|-|VTHa|)，該電勢被提供給晶體管234的柵電極。由于晶體管234的漏電極具有與低電勢電源相同的電勢(0V)，晶體管234的源電極具有電勢值(VDD-|VTHa|-|VTHa|-|VTHa|)，從輸出節(jié)點(diǎn)輸出具有電勢(VDD-|VTHa|-|VTHa|-|VTHa|)的信號。
在將L電平電勢輸入到輸入節(jié)點(diǎn)時，晶體管220導(dǎo)通，晶體管221截止，晶體管232導(dǎo)通而晶體管222截止。晶體管222的漏電極具有將高電勢電源(VDD)加到晶體管223到225的閾值電壓上所獲得的電勢(VDD+VTHb+VTHb+VTHb)，且該電勢被提供給晶體管231的柵電極。于是，晶體管231的源電極具有電勢值(VDD+VTHb+VTHb+VTHb)，且從輸出節(jié)點(diǎn)輸出具有電勢(VDD+VTHb+VTHb+VTHb)的信號。
注意，晶體管203到305、晶體管213到215、晶體管223到225和晶體管226到229中的每個都是柵電極和漏電極彼此相連的晶體管。提供這些晶體管以便生成低于或高于高電勢電源的電勢，這種晶體管的數(shù)量不受具體限制。
實施模式5參考圖12A和12B描述作為本發(fā)明的組件的電勢發(fā)生電路的構(gòu)造。
電勢發(fā)生電路14包括開關(guān)51和52，電容器53和54以及電路55(參見圖12A)。開關(guān)51和52為具有開關(guān)功能的元件，諸如晶體管或模擬開關(guān)。電路55為具有高輸入阻抗的電路，諸如緩沖放大器，其中輸入到輸入節(jié)點(diǎn)中的電勢等于從輸出節(jié)點(diǎn)輸出的電勢。緩沖放大器具有輸入端子、倒相輸入端子和輸出端子三個端子。倒相輸入端子和輸出端子彼此連接。
開關(guān)51的一個節(jié)點(diǎn)連接到高電勢電源(VDD)用于產(chǎn)生電勢。開關(guān)51的另一個節(jié)點(diǎn)連接到開關(guān)52的一個節(jié)點(diǎn)和電容器53的一個節(jié)點(diǎn)。開關(guān)52的另一個節(jié)點(diǎn)連接到電容器54的一個節(jié)點(diǎn)和電路55的輸入節(jié)點(diǎn)。電容器54的另一個節(jié)點(diǎn)連接到低電勢電源(VSS)。電容器53的另一個節(jié)點(diǎn)接收減法信號(Sig)。開關(guān)51接收具有電勢(V1)的信號，而開關(guān)52接收具有電勢(V2)的信號。
接著，描述具有前述構(gòu)造的電勢發(fā)生電路14的運(yùn)行(參見圖12B)。注意，在接收到H電平信號(VH)時開關(guān)51和52導(dǎo)通(變成導(dǎo)電的)而在接收到L電平信號(VL)時它們截止(變成不導(dǎo)電的)。
在開關(guān)51導(dǎo)通，開關(guān)52截止的時段(時段T1)中，減法信號的電勢為Va，開關(guān)51和52的連接節(jié)點(diǎn)的電勢逐漸從高電勢電源(VDD)降落，以朝著電勢(VDD-(Va-VSS))產(chǎn)生電勢。
接著，在開關(guān)51截止，開關(guān)52截止，減法信號的電勢為Va的時段(時段T2)中，仍然執(zhí)行時段T1中的操作，于是開關(guān)51和52的連接節(jié)點(diǎn)的電勢逐漸從高電勢電源(VDD)降落，以朝著電勢(VDD-(Va-VSS))產(chǎn)生電勢。當(dāng)減法信號的電勢Va變?yōu)閂SS時，開關(guān)51和52的連接節(jié)點(diǎn)的電勢變成(VDD-(Va-VSS))。
于是，在開關(guān)51截止，開關(guān)52導(dǎo)通且減法信號的電勢為VSS的時段(時段T3)中，在時段T2中產(chǎn)生的電勢(VDD-(Va-VSS))被輸入到電路55的輸入節(jié)點(diǎn)。于是，從電路55的輸出節(jié)點(diǎn)輸出電勢(VDD-(Va-VSS))。
實施模式6參考圖13描述作為本發(fā)明的半導(dǎo)體裝置的組件的電勢發(fā)生電路的構(gòu)造。
電勢發(fā)生電路14具有多個串聯(lián)的電阻器。多個串聯(lián)的電阻器的一端連接到高電勢電源(VDD)，而其另一端連接到低電位電源(VSS)。電勢發(fā)生電路14從兩個電阻器的連接節(jié)點(diǎn)輸出電勢，該兩個電阻器是從多個電阻器中選擇的。前述構(gòu)造對應(yīng)于利用電阻分割的電路，其中利用高電勢電源或低電勢電源的電勢生成新的電勢。
在所示的構(gòu)造中，電勢發(fā)生電路14具有串聯(lián)的電阻器56和57。電阻器56的一個節(jié)點(diǎn)高電勢電源，電阻器57的一個節(jié)點(diǎn)連接到低電勢電源。從電阻器56的另一個節(jié)點(diǎn)和電阻器57的另一個節(jié)點(diǎn)的連接節(jié)點(diǎn)輸出電勢。
實施模式7參考圖21描述作為本發(fā)明的組件的電勢發(fā)生電路14的構(gòu)造。
電勢發(fā)生電路14包括電源301到303，晶體管304到310以及電阻器312到314。電源301和302為固定電源，而電源303為可變電源。晶體管304、307和308為p溝道晶體管，而晶體管305、306、309和310為n溝道晶體管。
晶體管305和306、晶體管307和308以及晶體管309和310均為電流鏡電路。電流鏡電路的兩個晶體管具有相同的電流值。
電源301輸出電勢Va，電源302輸出電勢Vb，電源303輸出電勢Vc(電勢Va和Vb滿足Va＞Vb)以下描述具有前述構(gòu)造的電勢發(fā)生電路14的運(yùn)行。在以下描述中，所有的晶體管304、307和308具有相同的閾值電壓值(|VTHa|)，而所有的晶體管305、306、309和310具有相同的閾值電壓值(VTHb)。此外，電阻器312和313的電阻值均為R1，而電阻器314的電阻值為R2。
由于晶體管304的柵電極具有與電勢Vb相同的電平，晶體管304的漏電極具有將電勢Vb加到閾值電壓上獲得的電勢(Vb+|VTHa|)。此外，由于晶體管307的源電極具有作為電勢Vb的電平，晶體管307的漏電極和柵電極具有從電勢Vb減去閾值電壓獲得的電勢(Vb-|VTHa|)。此外，由于晶體管308的柵電極具有電勢(Vb-|VTHa|)，晶體管308的源電極具有從柵電極的電勢減去閾值電壓獲得的電勢Vb。
電阻器313的一個節(jié)點(diǎn)接收電勢Va，而其另一個節(jié)點(diǎn)接收電勢Vb，于是電阻器313具有從電勢Va減去電勢Vb然后除以電阻值R1所獲得的電流值((Va-Vb)/R1)。
電阻器313和晶體管309和310具有相同的電流值。由于電阻器314的一個節(jié)點(diǎn)具有電勢Vc，電阻器314的另一個節(jié)點(diǎn)具有電勢(Vc-(Va-Vb)×R2/R1)。
通過這種方式，電勢發(fā)生電路14可以生成與電勢Va和Vb不同的新電勢(Vc-(Va-Vb)×R2/R1)。此外，由于由電勢發(fā)生電路14生成的電勢與晶體管的閾值電壓值無關(guān)，因此不受晶體管閾值電壓變化的影響。
實施模式8參考圖22描述作為本發(fā)明的組件的信號輸出電路。
信號輸出電路包括晶體管360到364和電勢發(fā)生電路14。晶體管360到362和364為n溝道晶體管，而晶體管363為p溝道晶體管。在向其輸入節(jié)點(diǎn)輸入信號時，信號輸出電路從其輸出節(jié)點(diǎn)輸出信號。
參考圖22描述電勢發(fā)生電路14。
電勢發(fā)生電路14包括電源321到325，晶體管340到359以及電阻器371到375。電源321和322為固定電源，而電源323到325為可變電源。晶體管340、343、344和350到359為p溝道晶體管，而晶體管341、342和346到369為n溝道晶體管。晶體管341和342、晶體管343和344、晶體管345到349、晶體管350和353、晶體管351和354、晶體管352和355以及晶體管356到359均為電流鏡電路。電流鏡電路的兩個晶體管具有相同的電流值。
電源321輸出電勢Va，電源322輸出電勢Vb，電源323輸出電勢Vc，電源324輸出電勢Vd，電源325輸出電勢Ve(電勢Va和Vb滿足Va＞Vb)以下描述具有前述構(gòu)造的電勢發(fā)生電路14的運(yùn)行。在以下描述中，所有的p溝道晶體管具有相同的閾值電壓值(|VTHa|)，而所有的n溝道晶體管具有相同的閾值電壓值(VTHb)。此外，電阻器371和372的電阻值均為R1，而電阻器373到375的電阻值均為R2。
由于晶體管340的柵電極具有與電勢Vb相同的電平，晶體管340的漏電極具有將電勢Vb加到閾值電壓上獲得的電勢(Vb+|VTHa|)。
此外，由于晶體管343的源電極具有與電勢Vb相同的電平，晶體管343的漏電極和柵電極具有從電勢Vb減去閾值電壓(|VTHa|)獲得的電勢(Vb-|VTHa|)。
此外，由于晶體管344的柵電極具有電勢(Vb-|VTHa|)，晶體管344的源電極具有從柵電極的電勢(Vb-|VTHa|)減去閾值電壓(|VTHa|)獲得的電勢Vb。電阻器372的一個節(jié)點(diǎn)接收電勢Va，而其另一個節(jié)點(diǎn)接收電勢Vb，于是電阻器372具有從電勢Va減去電勢Vb然后除以電阻值R1所獲得的電流值((Va-Vb)/R1)。
由于晶體管350的漏電極具有與電勢Vc相同的電平，晶體管350的漏電極和柵電極具有電勢(Vc-|VTHa|)。此外，由于晶體管351的漏電極具有與電勢Vd相同的電平，晶體管351的漏電極和柵電極具有電勢(Vd-|VTHa|)。此外，由于晶體管352的漏電極具有與電勢Ve相同的電平，晶體管352的漏電極和柵電極具有電勢(Ve-|VTHa|)。
于是，晶體管353的源電極具有電勢Vc。晶體管354的源電極具有電勢Vd。晶體管353的源電極具有電勢Ve。
于是，晶體管360的柵電極具有電勢(Vc+I×R2)，晶體管361的柵電極具有電勢(Vd+I×R2)，晶體管362的柵電極具有電勢(Ve+I×R2)(I表示晶體管357到359的各電流值)。提供給這些晶體管360到362的電勢變成電勢發(fā)生電路14的輸出。
通過這種方式，電勢發(fā)生電路14可以生成與電勢Va到Ve不同的新電勢(Vc+I×R2)、(Vd+I×R2)和(Ve+I×R2)。此外，由于由電勢發(fā)生電路14生成的電勢與晶體管的閾值電壓值無關(guān)，因此不受晶體管閾值電壓變化的影響。
于是，晶體管360的源電極具有電勢(Vc+I×R2-|VTHa|)，晶體管361的源電極具有電勢(Vd+I×R2-|VTHa|)，晶體管362的源電極具有電勢(Ve+I×R2-|VTHa|)。根據(jù)關(guān)系式Vc＞Vd和Vc＞Ve，當(dāng)輸入到信號輸出電路的輸入節(jié)點(diǎn)的信號具有L電平時晶體管363導(dǎo)通而晶體管364截止，從信號輸出電路的輸出節(jié)點(diǎn)輸出電勢(Vc+I×R2-|VTHa|)。
實施模式9本發(fā)明的半導(dǎo)體裝置包括電勢發(fā)生電路14和晶體管241到243(參見圖23A和23B)。電勢發(fā)生電路14具有電阻器244和晶體管245(參見圖23A)。此外，與前述電勢發(fā)生電路具有不同構(gòu)造的電勢發(fā)生電路14包括電阻器244和晶體管245和246(參見圖23B)。
晶體管241、242和246為n溝道晶體管，而晶體管243和245為p溝道晶體管。將預(yù)定電壓(Va)施加到晶體管245的柵極，晶體管245工作在飽和區(qū)。此外，晶體管245作為恒流源而工作。電勢發(fā)生電路14生成與高電勢電源(VDD)和低電勢電源(VSS)的電勢不同的電勢Vc(VSS＜Vc＜VDD)。
如果將H電平信號輸入到輸入節(jié)點(diǎn)，晶體管241截止而晶體管243導(dǎo)通。于是，輸出節(jié)點(diǎn)輸出將電勢發(fā)生電路14的輸出電勢Vc加到晶體管242的閾值電壓(|VTHa|)上獲得的電勢(Vc+|VTHa|)。
同時，如果將L電平電勢輸入到輸入節(jié)點(diǎn)，晶體管241導(dǎo)通而晶體管243截止，從輸出節(jié)點(diǎn)輸出高電勢電源(VDD)的電勢。
通過這種方式，在本發(fā)明的半導(dǎo)體裝置中，可以控制從輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差，使之小于高電勢電源和底電勢電源之間的電勢差。因此，可以降低功耗。
實施例1參考圖14描述本發(fā)明的半導(dǎo)體裝置的構(gòu)造。本發(fā)明的半導(dǎo)體裝置包括源極驅(qū)動器101、柵極驅(qū)動器106和像素部分109。
源極驅(qū)動器101包括脈沖輸出電路102、鎖存器電路103和104以及緩沖電路105。柵極驅(qū)動器106包括脈沖輸出電路107和緩沖電路108。脈沖輸出電路102和107為用于輸出取樣脈沖的電路，例如移位寄存器或譯碼器。鎖存器電路103和104保持視頻信號并將視頻信號輸出到下一級電路。緩沖電路105和108均包括多個信號輸出電路10。
像素部分109具有多條(x，其中x為自然數(shù))源極線(S1到Sx)、多條(y，其中y為自然數(shù))柵極線(G1到Gy)、多條電源線(V1到Vx)和多個像素110。
多個像素110中的每個具有n溝道晶體管112、p溝道晶體管113和發(fā)光元件111。N溝道晶體管112為用于控制向像素110輸入視頻信號的開關(guān)晶體管。P溝道晶體管113為根據(jù)輸入到像素110的視頻信號的電勢控制到發(fā)光元件111的電流供應(yīng)的驅(qū)動晶體管。發(fā)光元件111的一個電極通過p溝道晶體管113連接到高電勢電源(VDD)，而其另一個電極連接到低電勢電源(VSS)。因此，提供給發(fā)光元件111的電流量由高電勢電源和低電勢電源之間的電勢差決定。
注意，像素110的構(gòu)造不限于前述構(gòu)造，可以提供電容器用于保持p溝道晶體管113的柵極-源極電壓。此外，開關(guān)晶體管和驅(qū)動晶體管的每個不限于前述導(dǎo)電類型，可以采用n溝道或p溝道晶體管的任一種。
在利用半導(dǎo)體裝置表達(dá)灰度級的情況下，有利用模擬視頻信號的方法或利用數(shù)字視頻信號的方法。在前一種方法中，通過利用模擬視頻信號控制發(fā)光元件的亮度表達(dá)灰度級。在后一種方法中，有時間灰度級方法或面積灰度級方法。本發(fā)明可以采用任何一種方法。
在本發(fā)明中，在線性區(qū)中操作p溝道晶體管113并進(jìn)行恒壓驅(qū)動，在定壓驅(qū)動中，將恒定電壓施加到發(fā)光元件111。與恒流驅(qū)動相比，恒壓驅(qū)動不需要p溝道晶體管113工作在飽和區(qū)；因此，不需要提高驅(qū)動電壓。因此，與恒流驅(qū)動相比可以降低功耗。
在前述構(gòu)造中，在源極驅(qū)動器101中提供信號輸出電路10，輸入到p溝道晶體管113的兩個信號具有可以可靠導(dǎo)通或截止工作在線性區(qū)中的p溝道晶體管113的電勢差。此外，該電勢差小于高電勢電源和低電勢電源之間的電勢差。通過這種方式，在本發(fā)明中，可以控制輸入到p溝道晶體管113的兩個信號之間的電勢差，使之小于高電勢電源和低電勢電源之間的電勢差。因此，可以降低功耗。本實施例可以適當(dāng)?shù)嘏c前述實施模式組合加以實施。
實施例2參考圖15描述本發(fā)明的半導(dǎo)體裝置的構(gòu)造。本發(fā)明的半導(dǎo)體裝置包括像素部分109和監(jiān)測單元152。像素部分109具有多個像素，每個像素包括發(fā)光元件111和至少兩個晶體管。在所示的構(gòu)造中，僅示出了與發(fā)光元件111串聯(lián)的p溝道晶體管113。發(fā)光元件111的兩個電極之一連接到低電勢電源(VSS)，另一個連接到p溝道晶體管113。
發(fā)光元件111具有溫度依賴性，當(dāng)環(huán)境溫度變高時其電阻值降低，而當(dāng)環(huán)境溫度變低時其電阻值升高。此外，發(fā)光元件隨時間而劣化，其電阻值根據(jù)隨時間的劣化而增大。發(fā)光元件的亮度取決于供應(yīng)給它的電流值。因此，如果環(huán)境溫度變化或發(fā)光元件隨時間而劣化，提供給發(fā)光元件的電流值發(fā)生變化，由此不能獲得期望的亮度。本實施例的半導(dǎo)體裝置特征在于具有監(jiān)測單元152。監(jiān)測元件152具有一個或多個監(jiān)測發(fā)光元件157、限幅器晶體管158、緩沖放大器153和恒流源154。監(jiān)測發(fā)光元件157的兩個電極之一連接到低電勢電源(VSS)，另一個連接到限幅器晶體管158。限幅器晶體管158的柵電極保持在恒定電勢(VH)，于是限幅器晶體管158是導(dǎo)通的。
發(fā)光元件111和監(jiān)測發(fā)光元件157是通過具有相同條件的相同步驟形成的，相對于環(huán)境溫度變化具有相同或基本相同的特征以及隨時間的劣化特征。發(fā)光元件111和監(jiān)測發(fā)光元件157提供于同一基板上。監(jiān)測發(fā)光元件157被供以來自恒流源154的恒定電流。如果環(huán)境溫度變化或監(jiān)測發(fā)光元件157在這種狀態(tài)下隨時間劣化，監(jiān)測發(fā)光元件157的電阻值發(fā)生變化。由于監(jiān)測發(fā)光元件157的電流值一直恒定，當(dāng)監(jiān)測發(fā)光元件157的電阻值變化時，監(jiān)測發(fā)光元件157的相對電極之間的電勢差發(fā)生變化。
在前述構(gòu)造中，監(jiān)測發(fā)光元件157連接到低電勢電源的一個電極的電勢不變，而連接到恒流源154的另一個電極的電勢變化。將監(jiān)測發(fā)光元件157的電極的變化的電勢提供給緩沖放大器153的輸入節(jié)點(diǎn)。于是，通過p溝道晶體管113將從緩沖放大器153的輸出節(jié)點(diǎn)輸出的電勢提供給發(fā)光元件111的兩個電極之一。
通過這種方式，可以根據(jù)環(huán)境溫度的變化和發(fā)光元件111隨時間的劣化改變提供給發(fā)光元件111的電勢；因此，可以抑制環(huán)境溫度變化和發(fā)光元件111隨時間劣化的不良影響。
注意，在具有前述監(jiān)測單元152的半導(dǎo)體裝置中，在一些情況下根據(jù)隨時間的劣化逐漸增加提供給發(fā)光元件111的電勢。在這種情況下，可以預(yù)先將高電勢電源的電勢設(shè)定為高于正常情況。通過這種方式，如果預(yù)先將高電勢電源的電勢設(shè)定得高，相應(yīng)地增大了高電勢電源和低電勢電源之間的電勢差。如果高電勢電源和低電勢電源之間具有大電勢差，就相應(yīng)地增大了對源極線或柵極線充電/放電所需的功耗。
不過，通過在源極驅(qū)動器或柵極驅(qū)動器中提供本發(fā)明的信號輸出電路，可以將輸出節(jié)點(diǎn)輸出的兩個信號之間的電勢差控制為小于高電勢電源和低電勢電源之間的電勢差。因此，可以降低為源極線或柵極線充電/放電所需的功耗。亦即，可以將本發(fā)明的信號輸出電路有效地應(yīng)用于如上所述的具有監(jiān)測單元152的半導(dǎo)體裝置。
本實施例可以適當(dāng)?shù)嘏c前述實施模式和實施例組合加以實施。
實施例3參考圖16A到17B描述本發(fā)明的半導(dǎo)體裝置的結(jié)構(gòu)。本發(fā)明的該半導(dǎo)體裝置包括像素部分109、柵極驅(qū)動器106和源極驅(qū)動器101(參見圖16A)。在基板120上提供具有多個像素的像素部分109、柵極驅(qū)動器106、源極驅(qū)動器101和連接膜122，每個像素包括發(fā)光元件111和p溝道晶體管113。連接膜122連接到多個IC。
接著，描述半導(dǎo)體裝置的截面結(jié)構(gòu)。在基板120上形成像素部分109中包含的p溝道晶體管113、發(fā)光元件111和電容器124，源極驅(qū)動器101中包含的多個元件125。
在像素部分109、柵極驅(qū)動器106和源極驅(qū)動器101周圍提供密封劑123，利用密封劑123將發(fā)光元件111密封在基板120和相對基板121之間。執(zhí)行密封過程是為了保護(hù)發(fā)光元件111不受濕氣影響，這里將覆蓋材料(例如玻璃、陶瓷、塑料或金屬)用于密封；不過，可選地，可以采用使用熱固性樹脂或紫外線固化樹脂的密封方法或使用具有高阻透性的薄膜(諸如金屬氧化物或氮化物)的密封方法。
如果發(fā)光元件111的像素電極透光而其反電極遮光，發(fā)光元件111進(jìn)行底部發(fā)射(參見圖16B)。如果發(fā)光元件111的像素電極遮光而其反電極透光，發(fā)光元件111進(jìn)行頂部發(fā)射(參見圖17A)。如果發(fā)光元件111的像素電極和反電極都透光，發(fā)光元件111進(jìn)行雙向發(fā)射(參見圖17B)。
可以在p溝道晶體管113的源極/漏極線上提供絕緣層。在這種情況下，發(fā)光元件111的像素電極可以提供于絕緣層上(參見圖16B)，或者提供于與p溝道晶體管113的源極/漏極線相同的層中(參見圖17A和17B)。在p溝道晶體管113的源極/漏極線和發(fā)光元件111的像素電極堆疊的部分中，可以將p溝道晶體管113的源極/漏極線提供為下層，而可以將發(fā)光元件111的像素電極提供為上層(參見圖17A)?；蛘撸梢詫l(fā)光元件111的像素電極提供為下層，而將p溝道晶體管113的源極/漏極線提供為上層(參見圖17B)。
優(yōu)選利用以具有優(yōu)異特性(諸如遷移率)的晶態(tài)半導(dǎo)體作為溝道部分的晶體管形成提供于基板120上的每個元件。因此，可以實現(xiàn)在同一表面上的單片集成。具有前述構(gòu)造的半導(dǎo)體裝置有著較少數(shù)量的要連接的外部IC；因此，可以實現(xiàn)小型化、重量減輕和更薄的形狀。
或者，可以利用以非晶半導(dǎo)體作為溝道部分的晶體管形成提供于基板120上的每個元件，而柵極驅(qū)動器106和源極驅(qū)動器101可以由IC芯片構(gòu)成。通過COG結(jié)合將IC芯片貼附到基板120，或者貼附到連接膜122。利用CVD，不需要結(jié)晶步驟，可以容易地在大型基板上形成非晶半導(dǎo)體；因此，可以提供廉價的屏板。此外，此時利用以噴墨淀積法為代表的微滴釋放法形成導(dǎo)電層，可以提供更為廉價的屏板。
本發(fā)明的半導(dǎo)體裝置中包括的發(fā)光元件包括其亮度受到電流或電壓控制的元件，具體而言例如OLED(有機(jī)發(fā)光二極管)或用于FED(場致發(fā)射顯示器)中的MIM電子源元件(電子發(fā)射元件)。OLED作為一種發(fā)光元件，包括陽極、陰極和含有電致發(fā)光材料、在向其施加電場時發(fā)射熒光(電致發(fā)光)的層(在下文中簡稱為電致發(fā)光層)。電致發(fā)光層提供于陽極和陰極之間，具有單層或多層。這種層可以包括無機(jī)化合物。電致發(fā)光層中的發(fā)光包括從單譜線激發(fā)態(tài)返回基態(tài)所獲得的光發(fā)射(熒光)和從三重激態(tài)返回到基態(tài)所獲得的光發(fā)射(磷光)。本實施例可以適當(dāng)?shù)嘏c前述實施模式和實施例組合加以實施。
實施例4參考圖18到19F描述使用本發(fā)明的半導(dǎo)體裝置的電子用品。這里所示的電子用品是一種移動式電話機(jī)，其包括外殼2700和2706、屏板2701、外殼2702、印刷線路板2703、操作按鈕2704和電池2705(參見圖18)。屏板2701具有像素部分，在像素部分中將多個像素設(shè)置成矩陣，用一對基板密封像素部分。將屏板2701結(jié)合到外殼2702中以容易組裝/拆卸，將外殼2702放入印刷線路板2703中。根據(jù)結(jié)合了屏板2701的電子用品適當(dāng)?shù)馗淖兺鈿?702的形狀和尺寸。在印刷線路板2703上安裝多個IC芯片，其對應(yīng)于一個或多個中央處理單元(CPU)、控制器電路、電源電路、緩沖放大器、源極驅(qū)動器和柵極驅(qū)動器。一模塊對應(yīng)于印刷線路板2703安裝于屏板上的狀態(tài)。
屏板2701通過連接膜2708連接到印刷線路板2703。屏板2701、外殼2702和印刷線路板2703與操作按鈕2704和電池2705一起被結(jié)合到外殼2700和2706中。這樣設(shè)置屏板2701中包括的像素部分，使得能夠從提供于外殼2700中的開放窗口看到它。
注意，圖示的外殼2700和2706僅僅作為移動式電話機(jī)的示例性外形，可以根據(jù)功能或應(yīng)用將根據(jù)本實施模式的電子用品改變?yōu)楦鞣N模式。于是，參考圖19A到19F描述電子用品的示范性模式。
作為便攜式終端的移動式電話機(jī)包括像素部分9102等(參見圖19A)。作為便攜式終端的便攜式游戲機(jī)包括像素部分9801等(參見圖19B)。數(shù)字?jǐn)z像機(jī)包括像素部分9701和9702等(參見圖19C)。作為便攜式信息終端的PDA(個人數(shù)字助理)包括像素部分9201等(參見圖19D)。電視機(jī)包括像素部分9301等(參見圖19E)。監(jiān)視器裝置包括像素部分9401等(參見圖19F)。
本發(fā)明可以應(yīng)用于各種電子用品，例如以如下裝置為代表的便攜式終端移動式電話機(jī)(也稱為移動式電話裝置或移動式電話)、PDA、電子數(shù)據(jù)書和便攜式游戲機(jī)、電視機(jī)(也稱為電視或電視接收機(jī))、顯示器(也稱為監(jiān)視器裝置)、相機(jī)(例如數(shù)字照相機(jī)或數(shù)字?jǐn)z像機(jī))、音頻復(fù)現(xiàn)裝置(例如汽車音頻設(shè)備)和家用游戲機(jī)。
本實施例可以適當(dāng)?shù)嘏c前述實施模式和實施例組合加以實施。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；第三晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；以及用于施加與所述第一電勢和所述第二電勢不同的第三電勢的電路；其中所述第一晶體管的源極和漏極的一個連接到所述第一電源；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極之一；其中所述第二晶體管的源極和漏極的另一個連接到所述第三晶體管的源極和漏極的一個；其中所述第三晶體管的源極和漏極的另一個連接到所述第二電源；其中所述第三晶體管的柵極連接到所述電路；其中將第一信號輸入到所述第一晶體管和所述第二晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述第三晶體管為p溝道晶體管。
3.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；第三晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；以及用于產(chǎn)生與所述第一電勢和所述第二電勢不同的第三電勢的電路；其中所述第三晶體管的源極和漏極的一個連接到所述第一電源；其中所述第三晶體管的源極和漏極的另一個連接到所述第一晶體管的源極和漏極的一個；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個連接到所述第二電源；其中所述第三晶體管的柵極連接到所述電路；其中將第一信號輸入到所述第一晶體管和所述第二晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述第三晶體管為n溝道晶體管。
5.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；第三晶體管；第四晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；用于產(chǎn)生與所述第一電勢和所述第二電勢不同的第三電勢的第一電路；以及用于產(chǎn)生與所述第一電勢和所述第二電勢不同的第四電勢的第二電路；其中所述第四晶體管的源極和漏極的一個連接到所述第一電源；其中所述第四晶體管的源極和漏極的另一個連接到所述第一晶體管的源極和漏極的一個；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個連接到所述第三晶體管的源極和漏極的一個；其中所述第三晶體管的源極和漏極的另一個連接到所述第二電源；其中所述第三晶體管的柵極連接到所述第一電路；其中所述第四晶體管的柵極連接到所述第二電路；其中將第一信號輸入到所述第一晶體管和所述第二晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其中所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，所述第三晶體管為p溝道晶體管且所述第四晶體管為n溝道晶體管。
7.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；第三晶體管；第四晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；以及用于產(chǎn)生與所述第一電勢和所述第二電勢不同的第三電勢的電路；其中所述第一晶體管的源極和漏極的一個和所述第三晶體管的源極和漏極的一個連接到所述第一電源；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個連接到所述第二電源；其中所述第二晶體管的柵極連接到所述第三晶體管的源極和漏極的另一個和所述第四晶體管的源極和漏極的一個；其中所述第四晶體管的源極和漏極的另一個連接到所述電路；其中將第一信號輸入到所述第一晶體管、所述第三晶體管和所述第四晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中所述第一晶體管為p溝道晶體管，所述第二晶體管為p溝道晶體管，所述第三晶體管為p溝道晶體管且所述第四晶體管為n溝道晶體管。
9.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；第三晶體管；第四晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；以及用于產(chǎn)生與所述第一電勢和所述第二電勢不同的第三電勢的電路；其中所述第一晶體管的源極和漏極的一個連接到所述第一電源；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個和所述第三晶體管的源極和漏極的一個連接到所述第二電源；其中所述第一晶體管的柵極連接到所述第三晶體管的源極和漏極的另一個和所述第四晶體管的源極和漏極的一個；其中所述第四晶體管的源極和漏極的另一個連接到所述電路；其中將第一信號輸入到所述第二晶體管、所述第三晶體管和所述第四晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其中所述第一晶體管為n溝道晶體管，所述第二晶體管為n溝道晶體管，所述第三晶體管為n溝道晶體管且所述第四晶體管為p溝道晶體管。
11.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；第三晶體管；第四晶體管；第五晶體管；第六晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；用于產(chǎn)生與所述第一電勢和所述第二電勢不同的第三電勢的第一電路；以及用于產(chǎn)生與所述第一電勢和所述第二電勢不同的第四電勢的第二電路；其中所述第一晶體管的源極和漏極的一個和所述第三晶體管的源極和漏極的一個連接到所述第一電源；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個和所述第五晶體管的源極和漏極的一個連接到所述第二電源；其中所述第二晶體管的柵極連接到所述第三晶體管的源極和漏極的另一個和所述第四晶體管的源極和漏極的一個；其中所述第四晶體管的源極和漏極的另一個連接到所述第一電路；其中所述第一晶體管的柵極連接到所述第五晶體管的源極和漏極的另一個和所述第六晶體管的源極和漏極的一個；其中所述第六晶體管的源極和漏極的另一個連接到所述第二電路；其中將第一信號輸入到所述第三晶體管、所述第四晶體管、所述第五晶體管和所述第六晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中所述第一晶體管為n溝道晶體管，所述第二晶體管為p溝道晶體管，所述第三晶體管為p溝道晶體管，所述第四晶體管為n溝道晶體管，所述第五晶體管為n溝道晶體管，且所述第六晶體管為p溝道晶體管。
13.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；以及包括一個第三晶體管或多個串聯(lián)的第三晶體管的電路；其中所述第一晶體管的源極和漏極的一個連接到所述第一電源；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個連接到所述電路的一個端子；其中所述所述電路的另一個端子連接到所述第二電源；其中所述第三晶體管的柵極連接到其漏極；其中將第一信號輸入到所述第一晶體管和所述第二晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置，其中所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述第三晶體管為n溝道晶體管。
15.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；以及包括一個第三晶體管或多個串聯(lián)的第三晶體管的電路；其中所述電路的一個端子連接到所述第一電源；其中所述電路的另一個端子連接到所述第一晶體管的源極和漏極的一個；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個連接到所述第二電源；其中所述第三晶體管的柵極連接到其漏極；其中將第一信號輸入到所述第一晶體管和所述第二晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置，其中所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，且所述第三晶體管為p溝道晶體管。
17.一種半導(dǎo)體裝置，包括第一晶體管；第二晶體管；施加第一電勢的第一電源；施加第二電勢的第二電源；包括一個第三晶體管或多個串聯(lián)的第三晶體管的第一電路；以及包括一個第四晶體管或多個串聯(lián)的第四晶體管的第二電路；其中所述第二電路的一個端子連接到所述第一電源；其中所述第二電路的另一個端子連接到所述第一晶體管的源極和漏極的一個；其中所述第一晶體管的源極和漏極的另一個連接到所述第二晶體管的源極和漏極的一個；其中所述第二晶體管的源極和漏極的另一個連接到所述第一電路的一個端子；其中所述第一電路的另一個端子連接到所述第二電源；其中所述第三晶體管的柵極連接到其漏極；其中所述第四晶體管的柵極連接到其漏極；其中將第一信號輸入到所述第一晶體管和所述第二晶體管的柵極；且其中從所述第一晶體管的源極和漏極的所述另一個和所述第二晶體管的源極和漏極的所述一個輸出第二信號。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其中所述第一晶體管為p溝道晶體管，所述第二晶體管為n溝道晶體管，所述第三晶體管為n溝道晶體管且所述第四晶體管為p溝道晶體管。
19.根據(jù)權(quán)利要求1、3、7和9中任一項所述的半導(dǎo)體裝置，其中所述電路包括多個串聯(lián)的電阻器；其中所述多個電阻器的一端連接到所述第一電源；其中所述多個電阻器的另一端連接到所述第二電源；且其中從由所述多個電阻器中選擇的兩個電阻器的連接節(jié)點(diǎn)輸出電勢。
20.根據(jù)權(quán)利要求5和11中任一項所述的半導(dǎo)體裝置，其中所述第一電路和所述第二電路的每者包括多個串聯(lián)的電阻器；其中所述多個電阻器的一端連接到所述第一電源；其中所述多個電阻器的另一端連接到所述第二電源；且其中從由所述多個電阻器中選擇的兩個電阻器的連接節(jié)點(diǎn)輸出電勢。
21.一種利用了根據(jù)權(quán)利要求1、3、5、7、9、11、13、15和17中的任一項所述的半導(dǎo)體裝置的電子用品。
全文摘要
一種具有較小功耗的半導(dǎo)體裝置和使用該半導(dǎo)體裝置的電子用品。本發(fā)明的半導(dǎo)體裝置被供以來自高電勢電源的第一電勢和來自低電勢電源的第二電勢。在將第一信號輸入到輸入節(jié)點(diǎn)時，輸出節(jié)點(diǎn)輸出第二信號。對于本發(fā)明的半導(dǎo)體裝置而言，可以控制第二信號的電勢差使之小于第一電勢和第二電勢之間的電勢差，由此可以降低為線路充電/放電所需的功耗。
文檔編號H03K19/0175GK101076942SQ20058004270
公開日2007年11月21日 申請日期2005年12月7日 優(yōu)先權(quán)日2004年12月13日
發(fā)明者納光明, 巖淵友幸, 木村肇 申請人:株式會社半導(dǎo)體能源研究所