專利名稱：逐次逼近型a/d轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于將模擬信號轉(zhuǎn)換為數(shù)字信號的逐次逼近型A/D轉(zhuǎn)換器，其有效地應(yīng)用在系統(tǒng)LSI芯片和模擬LSI芯片中以降低功耗。
背景技術(shù)：
逐次逼近型A/D轉(zhuǎn)換器是一種用于量化模擬信號的A/D轉(zhuǎn)換器。逐次逼近型A/D轉(zhuǎn)換器逐次地(每位)比較所輸入的模擬信號的模擬電勢與可變的基準電壓，并逐次地改變基準電壓，以便根據(jù)逐次獲得的比較結(jié)果使基準電壓逼近所輸入的模擬信號的電壓電平，以此獲得作為輸出結(jié)果的數(shù)字信號，例如，參見日本專利申請未審公報號No.H07-193503(第3～4頁和圖1～2)。
圖11是示出常規(guī)的逐次逼近型A/D轉(zhuǎn)換器的結(jié)構(gòu)的電路圖。參見圖中所示的附圖標記，10表示模擬輸入端子，21表示削波(chopper)型比較器，22表示用于使比較器21的輸入端子和輸出端子短路的模擬開關(guān)，23表示用于控制模擬開關(guān)22的導(dǎo)通/關(guān)斷的控制反相器，24表示第一級中的緩沖反相器，25表示第二級中的反相器，70表示采樣保持電路，71表示電容陣列電路，72表示基準電壓產(chǎn)生電路，73表示梯形電阻電路，74表示高電勢側(cè)基準電源VDD，75表示低電勢側(cè)基準電源VSS，76表示模擬開關(guān)組，80表示控制電路，且90表示鎖存電路。
在采樣階段，來自控制電路80的控制信號Sc被設(shè)置為“H”電平，以便模擬開關(guān)22被導(dǎo)通。接著，比較器21的輸入端子和輸出端子被短路，并且產(chǎn)生能被A/D轉(zhuǎn)換器轉(zhuǎn)換的、等于滿刻度電壓一半的電壓值(1/2VDD)。響應(yīng)于該電壓，電容陣列電路71利1/2VDD和從模擬輸入端子10輸入的模擬信號的電壓電平之間的電勢差，為其所有的電容充電，并作為電荷來保持。接下來，在逐次比較階段，模擬開關(guān)22被關(guān)斷，并且比較器21作為用于輸入來自電容陣列電路71的電壓的比較器來操作，以便保持在電容陣列電路71中的輸入模擬信號的值與基準電壓產(chǎn)生電路72的輸出電壓電平進行比較。當(dāng)輸入模擬信號的電壓電平高于輸出電壓電平時，比較器21的輸出值被緩沖在反相器24和反相器25中，并且基準電壓值保持在高電勢，同時數(shù)字輸出的第一位(MSB)被設(shè)置為“1”。當(dāng)輸入模擬信號的電壓電平低于基準電壓時，數(shù)字輸出的第一位被設(shè)置為“0”，以使基準電壓值再次回復(fù)為零。比較器21的數(shù)字輸出被作為數(shù)字值留存于鎖存電路90中。
在重復(fù)上述操作直至第n位的值被確定時，獲得作為n位數(shù)字輸出的輸入模擬信號的量化數(shù)據(jù)。
進一步，使用電容陣列電路71，該電路將所輸入的模擬值作為電荷來保持，并且基于電容值和基準電壓產(chǎn)生電路72的輸出電壓電平，調(diào)整與各個位的內(nèi)容相對應(yīng)的權(quán)重(weighting)。在權(quán)重基于基準電壓產(chǎn)生電路72的輸出電壓電平進行調(diào)整的位中，0或者近似地對應(yīng)于滿刻度值的1/2、1/4、1/8、…、或1/N的電壓1/2VDD、1/4VDD、1/8VDD、…、或1/N VDD(N是由基準電源加權(quán)的位數(shù))，在用于比較的相關(guān)位中，被加入到基準電壓產(chǎn)生電路72的輸出電壓電平。作為比較的結(jié)果，當(dāng)輸入模擬信號的電壓電平高于基準電壓時，數(shù)字輸出被設(shè)置為“1”。當(dāng)輸入模擬信號的電壓電平低于基準電壓時，數(shù)字輸出被設(shè)置為“0”，并且基準電壓值再次回復(fù)為零。
當(dāng)模擬開關(guān)組76由來自控制電路80的定時信號Ss控制、且由梯形電阻電路73分壓的電壓連接到電容陣列電路71中相關(guān)位的電容上時，可以改變基準電壓。
但是在采樣階段存在這樣一個問題，也就是，1/2的VDD，亦即在削波型比較器21中產(chǎn)生的中間(intermediate)電壓，被加載到緩沖反相器24的柵極，并且流入到反相器24和后續(xù)電路的直通電流導(dǎo)致電流消耗急劇增加。
進一步，電流不變地供應(yīng)給基準電壓產(chǎn)生電路72中的梯形電阻電路73，這同樣增加了電流消耗。
在為諸如微型計算機的LSI提供A/D轉(zhuǎn)換器的情況下，A/D轉(zhuǎn)換器通常按照多個頻率的時鐘來操作，在這種情況下，應(yīng)使用具有高性能的比較器，以實現(xiàn)在高操作速度下的正常操作。然而，當(dāng)A/D轉(zhuǎn)換器按照低頻率的時鐘來操作時，比較器的性能成為冗余，這極大地增加了電流消耗。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的是降低逐次逼近型A/D轉(zhuǎn)換器的電流消耗。
根據(jù)本發(fā)明的逐次逼近型A/D轉(zhuǎn)換器包括采樣保持電路，用于在采樣階段留存輸入模擬信號；基準電壓產(chǎn)生電路，用于在逐次比較階段產(chǎn)生與所留存的輸入模擬信號進行比較的基準電壓；比較器，用于比較由基準電壓產(chǎn)生電路產(chǎn)生的基準電壓和留存于采樣保持電路中的輸入模擬信號的值；控制電路，用于逐次地控制基準電壓產(chǎn)生電路，以便基于比較器輸出值的每一位使基準電壓的值逼近留存于采樣保持電路中的輸入模擬信號的值；緩沖電路，用于輸出與比較器的輸出電壓相對應(yīng)的輸出值；和鎖存電路，用于將與比較器輸出值的每一位相對應(yīng)的緩沖電路輸出值留存為數(shù)字值，其中提供有緩沖控制電路，該緩沖控制電路用于在采樣階段阻斷對緩沖電路的電源供給。
在上述結(jié)構(gòu)中，比較器在采樣階段產(chǎn)生基本上為滿刻度電壓一半的中間電壓。同時，緩沖控制電路阻斷從比較器輸出的、對緩沖電路的電源供給，并且緩沖電路因此位于非操作狀態(tài)。所以，即便在采樣階段從比較器輸出的中間電壓被加載到緩沖電路，也不會有直通電流流入緩沖電路。
作為上述結(jié)構(gòu)的優(yōu)選實施例，該緩沖電路由三態(tài)型反相器構(gòu)成，并且該緩沖控制電路被構(gòu)造為在采樣階段關(guān)斷該三態(tài)反相器的控制晶體管，并在逐次比較階段導(dǎo)通該三態(tài)反相器的控制晶體管。
根據(jù)上述結(jié)構(gòu)，三態(tài)反相器(緩沖電路)的控制晶體管在采樣階段被關(guān)斷，因此緩沖電路位于非操作狀態(tài)。所以，即便在采樣階段從比較器輸出的中間電壓被加載到緩沖電路，也不會有直通電流流入緩沖電路。相反，三態(tài)反相器(緩沖電路)的控制晶體管在逐次比較階段導(dǎo)通，以便緩沖比較器的輸出并同時傳輸?shù)酱M行數(shù)字化的后續(xù)級。
作為上述結(jié)構(gòu)的另一優(yōu)選實施例，構(gòu)成該緩沖電路的三態(tài)反相器的后續(xù)級上進一步連接有緩沖反相器，該三態(tài)反相器和該緩沖反相器的連接點上連接有上拉電路，并且該緩沖控制電路被構(gòu)造為在采樣階段關(guān)斷該三態(tài)反相器的控制晶體管并導(dǎo)通該上拉電路，并在逐次比較階段導(dǎo)通該三態(tài)反相器的控制晶體管并關(guān)斷該上拉電路。
根據(jù)上述結(jié)構(gòu)，當(dāng)三態(tài)反相器(緩沖電路)在采樣階段被置為不操作時，上拉電路在同時是可操作的，以便能夠穩(wěn)定緩沖輸出。另一優(yōu)點是，不僅可避免直通電流流入三態(tài)反相器(緩沖電路)，還可避免直通電流流入后續(xù)的緩沖反相器。
作為上述結(jié)構(gòu)的又一優(yōu)選實施例，該緩沖電路包括具有第一性能的第一緩沖電路和具有第二性能的第二緩沖電路，提供有用于在該第一緩沖電路和該第二緩沖電路中選擇一個緩沖電路的選擇電路，其中該緩沖控制電路在采樣階段阻斷對由該選擇電路選擇的緩沖電路的電源供給，同時始終阻斷對未被該選擇電路選擇的緩沖電路的電源供給。
在上述結(jié)構(gòu)中，當(dāng)A/D轉(zhuǎn)換器的操作時鐘頻率采用高頻率時，選擇具有較高性能的第一緩沖電路，這樣，盡管電流消耗有所增加，但是能夠高速、正確地傳輸比較器的輸出。當(dāng)采用低頻時，選擇具有較低性能的第二緩沖電路，以便降低電流消耗。更具體地，根據(jù)時鐘頻率選擇緩沖電路的性能，可避免在緩沖電路性能冗余時增加電流消耗，同時又不降低A/D轉(zhuǎn)換器的精度和轉(zhuǎn)換周期。
下面給出上述結(jié)構(gòu)的再一優(yōu)選實施例。
該比較器包括具有第一性能的第一比較器和具有第二性能的第二比較器，并且提供有用于在該第一比較器和該第二比較器中選擇一個比較器的選擇電路，其中該選擇電路始終供應(yīng)對所選擇的比較器的電源供給，同時始終阻斷對未被選擇的比較器的電源供給。
在上述結(jié)構(gòu)中，當(dāng)A/D轉(zhuǎn)換器的操作時鐘頻率采用高頻率時，選擇具有較高性能的第一比較器，這樣，盡管電流消耗有所增加，但是可以高速、正確地傳輸比較器的輸出。當(dāng)采用低頻時，選擇具有較低性能的第二比較器，以便降低電流消耗。更具體地，根據(jù)時鐘頻率選擇比較器的性能，可避免在比較器性能冗余時增加電流消耗，同時又不降低A/D轉(zhuǎn)換器的精度和轉(zhuǎn)換周期。
作為前述結(jié)構(gòu)的另一優(yōu)選實施例，該緩沖電路包括具有第一性能的第一緩沖電路和具有第二性能的第二緩沖電路，該比較器包括具有第一性能的第一比較器和具有第二性能的第二比較器，并且提供有用于在該第一比較器和該第二比較器中選擇一個比較器并在該第一緩沖電路和該第二緩沖電路中選擇一個緩沖電路的選擇電路，其中該緩沖控制電路在采樣階段阻斷對由該選擇電路選擇的緩沖電路的電源供給，同時始終阻斷對未被選擇電路選擇的緩沖電路的電源供給，并且該選擇電路供應(yīng)對所選擇的比較器的電源供給，同時始終阻斷向未被選擇的比較器的電源供給。
選擇電路可被構(gòu)造為根據(jù)時鐘頻率被控制，或者根據(jù)由外部設(shè)置的寄存器值被控制。
根據(jù)本發(fā)明的逐次逼近型A/D轉(zhuǎn)換器包括采樣保持電路，用于在采樣階段留存輸入模擬信號；基準電壓產(chǎn)生電路，用于在逐次比較階段產(chǎn)生與所留存的輸入模擬信號進行比較的基準電壓；比較器，用于比較由基準電壓產(chǎn)生電路產(chǎn)生的基準電壓和留存于采樣保持電路中的輸入模擬信號的值；控制電路，用于逐次地控制基準電壓產(chǎn)生電路，以便基于比較器的輸出值的每一位，使基準電壓的值逼近留存于采樣保持電路中的輸入模擬信號的值；緩沖電路，用于輸出與比較器的輸出電壓相對應(yīng)的輸出值；和鎖存電路，用于將與比較器輸出值的每一位相對應(yīng)的緩沖電路輸出值留存為數(shù)字值，其中在基準電壓產(chǎn)生電路中提供有用于停止基準電壓產(chǎn)生電路的操作的電路，以便在采樣階段中無需供應(yīng)基準電壓的時段內(nèi)或者在逐次比較階段中由外部輸入的電壓被用作基準電壓的時段內(nèi)，使基準電壓產(chǎn)生電路停止。
根據(jù)上述結(jié)構(gòu)，基準電壓的產(chǎn)生可限制在最低必要水平，因此，可大幅降低電流消耗。


通過以下對本發(fā)明優(yōu)選實施例的說明，本發(fā)明的這些和其它目的及有益效果將變得清楚。本領(lǐng)域的技術(shù)人員將通過實施本發(fā)明，注意到說明書中未敘及的若干益處。
圖1是示出根據(jù)本發(fā)明第一優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的結(jié)構(gòu)的電路圖。
圖2是根據(jù)第一優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的操作的時序圖。
圖3是示出根據(jù)本發(fā)明第二優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的結(jié)構(gòu)的電路圖。
圖4是示出根據(jù)本發(fā)明第三優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的結(jié)構(gòu)的電路圖。
圖5是根據(jù)第三優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的操作的時序圖。
圖6是示出根據(jù)本發(fā)明第四優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的結(jié)構(gòu)的電路圖。
圖7是根據(jù)第四優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的操作的時序圖。
圖8是示出根據(jù)本發(fā)明第五優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的結(jié)構(gòu)的電路圖。
圖9是示出根據(jù)本發(fā)明第六優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(采樣保持電路)的結(jié)構(gòu)的電路圖。
圖10是根據(jù)第六優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的操作的時序圖。
圖11是示出根據(jù)常規(guī)技術(shù)的逐次逼近型A/D轉(zhuǎn)換器的結(jié)構(gòu)的電路圖。
具體實施例方式
以下，參照

本發(fā)明的優(yōu)選實施例。
第一優(yōu)選實施例圖1是示出根據(jù)本發(fā)明第一優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的結(jié)構(gòu)的電路圖。
參見圖1中所示的附圖標記，10表示模擬輸入端子；11表示模擬值輸入/輸出端子，其用于在采樣階段將由削波型比較器21產(chǎn)生的1/2VDD的中間電壓輸出至電容陣列電路71，并進一步在比較操作中用作模擬輸入；12表示數(shù)字輸出端子，其用于緩沖在比較操作中由比較器21輸出的模擬值，并輸出緩沖的模擬值作為數(shù)字值；21表示削波型比較器；22表示模擬開關(guān)(傳輸門)，其由通過控制輸入端子20從用于接收輸入時鐘的控制電路80輸入到自身的控制信號Sc控制；23表示用于控制的反相器；24表示用于在第一級中緩沖的反相器；25表示用于在第二級中緩沖的反相器；26表示上拉電路；70表示采樣保持電路；71表示電容陣列電路；72表示基準電壓產(chǎn)生電路；73表示梯形電阻電路；74表示高電勢側(cè)基準電源VDD；75表示低電勢側(cè)基準電源VSS。
模擬值輸入/輸出端子11連接到比較器21的輸入端子和電容陣列電路71。比較器21的輸出端子連接到第一級中的緩沖反相器24的輸入端子?？刂妻D(zhuǎn)換器23的輸入端子連接到控制輸入端子20。模擬開關(guān)22并聯(lián)地連接到比較器21。模擬開關(guān)22的NMOS控制端子連接到控制輸入端子20，并且模擬開關(guān)22的PMOS控制端子連接到控制反相器23的輸出端子上。
在第一級中的反相器24中，Pch晶體管P2與Pch晶體管P1、以及Nch晶體管N1和Nch晶體管N2分別被串聯(lián)地連接。Pch晶體管P1和Nch晶體管N1構(gòu)成反相器。比較器21的輸出端子連接到Pch晶體管P1的柵極和Nch晶體管N1的柵極。Pch晶體管(控制晶體管)P2置于Pch晶體管P1和高電勢側(cè)基準電源VDD之間?？刂戚斎攵俗?0連接到Pch晶體管P2的柵極。Nch晶體管(控制晶體管)N2置于Nch晶體管N1和低電勢側(cè)基準電源VSS之間?？刂品聪嗥?3的輸出端子連接到Nch晶體管N2的柵極。上述結(jié)構(gòu)組成緩沖控制電路。
Pch晶體管P1的漏極和Nch晶體管N1的漏極彼此相連，用作第一級中的反相器24的輸出端子。第一級中的反相器24的輸出端子連接到第二級中的緩沖反相器25的輸入端子。數(shù)字輸出端子12連接到第二級中的反相器25的輸出端子。上拉電路26連接到第一級中的反相器24的輸出端子，換句話說，連接到第二級中的反相器25的輸入端子。由Pch晶體管構(gòu)成的上拉電路26，其源極連接到高電勢側(cè)基準電源VDD，其漏極連接到第二級中的反相器25的輸入端子，且其柵極連接到控制反相器23的輸出端子。數(shù)字輸出端子12連接到n位的鎖存電路90。鎖存電路90輸出n位的數(shù)字數(shù)據(jù)。
接下來參照圖2所示的時序圖，說明如此構(gòu)造的根據(jù)本優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的操作。
被輸入有時鐘信號CLK和轉(zhuǎn)換啟動信號Sst的控制電路80，執(zhí)行對逐次逼近型A/D轉(zhuǎn)換器的定時控制。當(dāng)轉(zhuǎn)換啟動信號Sst降至“L”電平時，操作進入采樣階段。接著，來自控制電路80的控制信號Sc翻轉(zhuǎn)到“H”電平，并且模擬開關(guān)22被導(dǎo)通。第一級中的反相器24的Pch晶體管P2和Nch晶體管N2都被關(guān)斷，并且上拉電路26被導(dǎo)通。當(dāng)模擬開關(guān)22被導(dǎo)通時，輸入端子和輸出端子被短路的削波型比較器21，產(chǎn)生等于A/D轉(zhuǎn)換的滿刻度VDD一半的中間電壓(1/2 VDD)，并將所產(chǎn)生的中間電壓加載到模擬值輸入/輸出端子11。在電容陣列電路71中，利用1/2 VDD的中間電壓與加載到模擬輸入端子10的輸入模擬信號的電壓電平之間的電勢差，以使所有的電容都被充電，并且輸入模擬信號的電壓電平作為電荷被保持。
在采樣階段，1/2 VDD的中間電壓加載到第一級中的反相器24的Pch晶體管P1的柵極和Nch晶體管N1的柵極。但是，由于Pch晶體管P2和Nch晶體管N2被切換為關(guān)斷，并且第一級中的反相器24因此而位于非操作狀態(tài)，所以沒有直通電流流入第一級中的反相器24。上拉電路26被導(dǎo)通，并且高電勢側(cè)基準電源VDD被加載到第二級中的緩沖反相器25的輸入端子。相應(yīng)地，數(shù)字輸出端子12在采樣階段始終位于“L”電平。因此，第二級中的反相器25和鎖存電路90都保持了其穩(wěn)定性。
接下來，當(dāng)控制信號Sc被切換到“L”電平時，操作進入逐次比較階段。接著，模擬開關(guān)22被關(guān)斷，第一級中的反相器24的Pch晶體管P2和Nch晶體管N2被導(dǎo)通，并且上拉電路26被關(guān)斷。削波型比較器21，作為用于輸入來自電容陣列電路71的電壓的比較器進行操作?？刂齐娐?0控制基準電壓產(chǎn)生電路72，以便在每一位為比較器提供最佳基準電壓。當(dāng)輸入模擬信號的電壓電平高于基準電壓的一半電壓時，比較器21的輸出轉(zhuǎn)至“H”電平。位于“H”電平的輸出，在第一級中的反相器24和第二級中的反相器25中被緩沖，并且作為“H”電平從數(shù)字輸出端子12傳輸至鎖存電路90。接著，數(shù)據(jù)“1”被鎖存到鎖存電路90中作為數(shù)字輸出的第一位(MSB)。同時，基準電壓值被保持。當(dāng)輸入模擬信號的電壓電平低于基準電壓的一半電壓時，數(shù)據(jù)“0”被鎖存為數(shù)字輸出的第一位(MSB)。接著，使基準電壓值回復(fù)為零。接下來，控制電路80控制基準電壓產(chǎn)生電路72，以便將近似地對應(yīng)于輸入模擬信號滿刻度值1/4的電壓增加至基準電壓。當(dāng)輸入模擬信號的電壓電平高于經(jīng)增加所產(chǎn)生的基準電壓時，比較器21的輸出轉(zhuǎn)至“H”電平，并且數(shù)據(jù)“1”被鎖存為數(shù)字輸出的第二位。同時，增加后的基準電壓值被保持。當(dāng)輸入模擬信號的電壓電平低于基準電壓時，數(shù)據(jù)“0”被鎖存為數(shù)字輸出的第二位。同時，增加后的基準電壓值被復(fù)位為增加前的基準電壓。重復(fù)上述操作直至第n位的值被確定。因此，可以從鎖存電路90獲得n位的數(shù)字輸出。
在逐次比較階段，基于來自比較器21的比較結(jié)果的輸出信號變?yōu)闃O小的電平。第一級中的反相器24由三態(tài)型的組成，其中晶體管的構(gòu)造使得電路結(jié)構(gòu)相對簡單，并且可將對可變性和精度的任何可能的影響控制到最低。因此，所輸入的信號可在第一級中的反相器24中精確地放大。
如圖2所示，在本優(yōu)選實施例的采樣階段，第一級中的緩沖反相器24的電流消耗為零，這證實了與圖11所示常規(guī)技術(shù)相比電流消耗顯著降低。
第二優(yōu)選實施例圖3是示出根據(jù)本發(fā)明第二優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的結(jié)構(gòu)的電路圖。圖3所示具有與根據(jù)第一優(yōu)選實施例的圖1所示相同的附圖標記的任何部件，都采用相似的構(gòu)造并且下文不再詳述。在本優(yōu)選實施例中，采用用于在第一級中的緩沖的NAND型邏輯反相器24a。省略上拉電路。第一級中的NAND型反相器24a還用作上拉電路。
在采樣階段，“H”電平加載到控制輸入端子20，并且“L”電平從控制反相器23輸出。因此，模擬開關(guān)22被導(dǎo)通，Nch晶體管N2被關(guān)斷，并且Pch晶體管P3被導(dǎo)通。因此，第一級中的反相器24a的輸出位于“H”電平，并且第二級中的反相器25的輸出位于“L”電平。由于模擬開關(guān)22被導(dǎo)通，所以比較器21產(chǎn)生1/2VDD的中間電壓。由于在采樣階段，Nch晶體管N2始終是關(guān)斷的，所以即便中間電壓加載到第一級中的反相器24a的輸入柵極，也可避免直通電流。
進一步，第一級中的緩沖反相器24a由NAND型組成，其最終包括有上拉電路。因此，沒有必要為穩(wěn)定第一級中的反相器24a的后續(xù)電路而提供上拉電路。與第一優(yōu)選實施例相比，該電路可由較少數(shù)目的晶體管組成，這使設(shè)備具有更小的尺寸。
第三優(yōu)選實施例圖4是示出根據(jù)本發(fā)明第三優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的結(jié)構(gòu)的電路圖。圖4所示具有與根據(jù)第一優(yōu)選實施例的圖1所示相同的附圖標記的任何部件，都采用相似的構(gòu)造并且下文不再詳述。在本優(yōu)選實施例中，在第一級中的具有第一性能的反相器24b和在第一級中的具有第二性能的反相器24c這兩個反相器，用作第一級中的三態(tài)型緩沖反相器，以便根據(jù)狀況在這兩個反相器間切換。第一性能優(yōu)于第二性能。具有第一性能的反相器24b和具有第二性能的反相器24c彼此并聯(lián)地連接在比較器21和第二級中的反相器25之間。
附圖標記27表示安裝有A/D轉(zhuǎn)換器的微型計算機或LSI中的選擇電路。附圖標記28表示頻率判斷電路，其用于根據(jù)所輸入的時鐘信號CLK選擇待使用的最佳規(guī)格的緩沖反相器。附圖標記29表示內(nèi)部寄存器，附圖標記30表示時鐘輸入端子，而附圖標記31表示能夠通過軟件設(shè)置寄存器29的外部輸入端子。選擇電路27基于對應(yīng)于寄存器29的設(shè)置值或者頻率判斷電路28的判斷結(jié)果的選擇信號Sx，激活具有第一性能的反相器24b和具有第二性能的反相器24c中的一個反相器。
用于在或(OR)門中進行控制的邏輯電路32的輸出端子，連接到具有第一性能的反相器24b的Pch晶體管P12的柵極?？刂七壿嬰娐?2的輸入端子的一端，經(jīng)過邏輯轉(zhuǎn)換連接到控制反相器23的輸出端子，并且選擇信號Sx輸入到控制邏輯電路32的輸入端子的另一端。用于在或門中進行控制的邏輯電路33的輸出端子，連接到具有第二性能的反相器24c的Pch晶體管P22的柵極?？刂七壿嬰娐?3的輸入端子的一端，經(jīng)過邏輯轉(zhuǎn)換連接到控制反相器23的輸出端子，并且選擇信號Sx經(jīng)過邏輯轉(zhuǎn)換輸入到控制邏輯電路33的輸入端子的另一端。
進一步，用于在或門中進行控制的邏輯電路34的輸出端子，經(jīng)過邏輯轉(zhuǎn)換連接到具有第一性能的反相器24b的Nch晶體管N12的柵極?？刂菩盘朣c被輸入至控制邏輯電路34的輸入端子的一端，并且選擇信號Sx被輸入到控制邏輯電路34的輸入端子的另一端。用于在或門中進行控制的邏輯電路35的輸出端子，通過邏輯轉(zhuǎn)換連接到具有第二性能的反相器24c的Nch晶體管N22的柵極?？刂菩盘朣c被輸入至控制邏輯電路35的輸入端子的一端，并且選擇信號Sx通過邏輯轉(zhuǎn)換被輸入至控制邏輯電路35的輸入端子的另一端。
在第一優(yōu)選實施例和第二優(yōu)選實施例的情況下，控制信號Sc控制模擬開關(guān)22、上拉電路26和第一級中的反相器24的導(dǎo)通/關(guān)斷。在本優(yōu)選實施例中，控制信號Sc控制模擬開關(guān)22和上拉電路26的導(dǎo)通/關(guān)斷，同時選擇信號Sx控制對具有第一性能的反相器24b和具有第二性能的反相器24c的選擇。
接下來參照圖5所示的時序圖，說明如此構(gòu)造的根據(jù)本優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的操作。圖5示出了時鐘信號CLK的頻率為高的情況。
假定在時鐘信號CLK具有高頻率的情況下，“10101010”按照序時順序(chronological order)從比較器21輸出，當(dāng)具有較低性能的反相器被用作第一級中的反相器時，電流消耗可以降低。但是，由于無法正確地傳輸信號，所以輸出諸如“01010000”之類的不正確值。與此形成對照，當(dāng)具有較高性能的反相器被用作第一級中的反相器時，盡管電流消耗有所增加，但是信號傳輸正確。在時鐘信號CLK具有低頻率的情況下，不管使用具有高性能的反相器還是具有低性能的反相器，輸出都是正確的。因此，可使用具有較低性能的反相器，以便降低電流消耗。
在選擇電路27中，頻率判斷電路28和寄存器29中的一個被設(shè)置為激活狀態(tài)。
頻率判斷電路28判斷來自時鐘輸入端子30的時鐘信號CLK的頻率，并在高于基準水平的任何頻率情況下，輸出“L”電平作為選擇信號Sx。當(dāng)選擇信號Sx位于“L”電平時，對“L”電平進行邏輯轉(zhuǎn)換得到的“H”電平輸入至控制邏輯電路33和控制邏輯電路35。因此，不管其它輸入端子的邏輯電平是位于“H”電平還是“L”電平，Pch晶體管P22和Nch晶體管N22總是被關(guān)斷，并且具有第二性能的反相器24c無法被選擇。當(dāng)選擇信號Sx位于“L”電平時，具有第一性能的反相器24b被選擇。
當(dāng)控制信號Sc翻轉(zhuǎn)至“H”電平、且操作在具有第一性能的反相器24b被選擇的狀態(tài)下進入采樣階段時，Pch晶體管P12和Nch晶體管N12都被關(guān)斷。進一步，上拉電路26被導(dǎo)通，并且數(shù)字輸出端子12通過第二級中的緩沖反相器25位于“L”電平。在采樣階段，直通電流被避免。當(dāng)控制信號Sc翻轉(zhuǎn)至“L”電平、且操作進入逐次比較階段時，Pch晶體管P12和Nch晶體管N12都被導(dǎo)通。進一步，上拉電路26被關(guān)斷，并且根據(jù)輸入模擬信號的電壓電平，數(shù)字輸出端子12的輸出響應(yīng)于比較器21的輸出電平地被確定。此時的電流消耗是Ii(fH)，并且具有第一性能的反相器24b的輸出電壓跳變至Vi(fH)。
在時鐘信號CLK具有低于基準水平的任何頻率的情況下，頻率判斷電路28輸出“H”電平作為選擇信號Sx。當(dāng)選擇信號Sx位于“H”電平時，“H”電平不經(jīng)過邏輯轉(zhuǎn)換直接輸入至控制邏輯電路32和控制邏輯電路34。因此，不管其它輸入端子的邏輯電平是位于“H”電平還是“L”電平，Pch晶體管P12和Nch晶體管N12始終關(guān)斷，并且不選擇具有第一性能的反相器24b。當(dāng)選擇信號Sx位于“H”電平時，具有第二性能的反相器24c被選擇。
當(dāng)控制信號Sc翻轉(zhuǎn)至“H”電平，且在具有第二性能的反相器24c被選擇的情況下，操作進入采樣階段時，Pch晶體管P22和Nch晶體管N22都被關(guān)斷。進一步，上拉電路26導(dǎo)通，并且數(shù)字輸出端子12經(jīng)由第二級中的的緩沖反相器25位于“L”電平。在采樣階段，直通電流被避免。當(dāng)控制信號Sc翻轉(zhuǎn)至“L”電平且操作進入逐次比較階段時，Pch晶體管P22和Nch晶體管N22都被導(dǎo)通。進一步，上拉電路26被關(guān)斷，并且根據(jù)輸入模擬信號的電壓電平，數(shù)字輸出端子12的輸出響應(yīng)于比較器21的輸出電平地被確定。此時的電流消耗是Ii(fL)，并且具有第二性能的反相器24c的輸出電壓跳變至Vi(fL)。
當(dāng)寄存器29被激活而不是頻率判斷電路28，以便由寄存器29的設(shè)置值控制選擇信號Sx時，第一級中的反相器的性能能夠以同樣的方式切換。
在如上所述緩沖電路的性能根據(jù)時鐘信號CLK的頻率進行適當(dāng)切換時，可避免由緩沖電路的冗余性能所導(dǎo)致的電流消耗增加。
第四優(yōu)選實施例圖6是示出根據(jù)本發(fā)明第四優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的結(jié)構(gòu)的電路圖。圖6所示的具有與圖1所示根據(jù)第一優(yōu)選實施例和圖4所示根據(jù)第三優(yōu)選實施例中相同附圖標記的任何部件，都采用相似的構(gòu)造，以下不再描述。在本優(yōu)選實施例中，有兩個比較器用作削波型比較器，這兩個比較器是包括具有第一性能的三態(tài)型反相器的第一比較器21a和包括具有第二性能的三態(tài)型反相器的第二比較器21b，并且它們根據(jù)條件可選擇地切換。第一性能優(yōu)于第二性能。第一比較器21a和第二比較器21b彼此并聯(lián)地連接在模擬值輸入/輸出端子11和第一級中的反相器24之間。附圖標記36表示用于基于選擇信號Sx的邏輯電平控制選擇第一比較器21a和第二比較器21b中的一個比較器的反相器。
接下來參照圖7所示時序圖，說明如此構(gòu)造的根據(jù)本優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的操作。圖7示出了時鐘信號CLK的頻率為高的情況。
以下給出等價于“10101010”的模擬輸入信號被數(shù)字化轉(zhuǎn)換為理想數(shù)字輸出值的示例。
在時鐘信號CLK具有高頻率的情況下，當(dāng)使用具有較低性能的比較器時，電流消耗可以降低。但是，由于比較器的驅(qū)動性能較差，所以與基準電源的比較無法正確進行，并且輸出諸如“11110000”之類的錯誤比較結(jié)果。與此形成對照，當(dāng)使用較高性能的比較器時，盡管電流消耗增加，但是信號傳輸是正確的。在時鐘信號具有低頻率的情況下，無論使用具有高性能的轉(zhuǎn)換器還是具有低性能的轉(zhuǎn)換器，都可以獲得正確的輸出。因此，使用具有較低性能的轉(zhuǎn)換器，以降低電流消耗。
在選擇電路27中，頻率判斷電路28和寄存器29中的一個被設(shè)置為激活狀態(tài)。
頻率判斷電路28判斷來自時鐘輸入端子30的時鐘信號CLK的頻率，并且在高于基準水平的任何頻率的情況下，輸出“L”電平作為選擇信號Sx。Pcb晶體管P32和Nch晶體管N32被導(dǎo)通，且第一比較器21a位于選擇狀態(tài)。進一步，Pch晶體管P42和Nch晶體管N42被關(guān)斷，且第二比較器21b未被選擇。第一比較器21a中的電流消耗為Ic(fH)，且第一比較器21a的輸出電壓跳變至Vc(fH)。
頻率判斷電路28在時鐘信號CLK具有任何低于基準水平的頻率的情況下，輸出“H”電平作為控制信號Sc。Pch晶體管P42和Nch晶體管N42被導(dǎo)通，且第二比較器21b位于選擇狀態(tài)。進一步，Pch晶體管P32和Nch晶體管N32被關(guān)斷，且第一比較器21a未被選擇。第二比較器21b中的電流消耗是Ic(fL)，且第二比較器21b的輸出電壓跳變至Vc(fL)。
當(dāng)寄存器29被激活而非頻率判斷電路28時，可按照相同的方式切換比較器的性能，以便由寄存器29的設(shè)置值控制選擇信號Sx。
如上所述，根據(jù)時鐘信號CLK的頻率適當(dāng)?shù)厍袚Q比較器的性能?？杀苊庖虮容^器的冗余性能導(dǎo)致電流消耗增加。
第五優(yōu)選實施例本發(fā)明的第五優(yōu)選實施例相當(dāng)于第三優(yōu)選實施例和第四優(yōu)選實施例的組合。
圖8是示出根據(jù)本發(fā)明第五優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(電流消耗應(yīng)對電路)的構(gòu)成的電路圖。圖8所示具有與圖3所示根據(jù)第三優(yōu)選實施例和圖6所示根據(jù)第四優(yōu)選實施例相同的附圖標記的任何部件，都采用相似的構(gòu)造，以下不再說明。在本優(yōu)選實施例中，兩個比較器用作削波型比較器以便可以根據(jù)條件在它們之間進行切換，這兩個比較器是包括具有第一性能的三態(tài)型反相器的第一比較器21a和包括具有第二性能的三態(tài)型反相器的第二比較器21b。第一性能優(yōu)于第二性能。第一比較器21a和第二比較器21b彼此并聯(lián)地連接在模擬值輸入/輸出端子11和第一級中的反相器24之間。
進一步，兩個反相器用作第一級中的三態(tài)型緩沖反相器，以便可以根據(jù)條件在它們之間進行切換，這兩個反相器是在第一級中的具有第一性能的反相器24b和在第一級中的具有第二性能的反相器24c。第一性能優(yōu)于第二性能。具有第一性能的反相器24b和具有第二性能的反相器24c彼此并聯(lián)地連接在比較器21和第二級中的反相器25之間。
頻率判斷電路28判斷來自時鐘輸入端子30的時鐘信號CLK的頻率，并在高于基準水平的任何頻率的情況下，輸出“L”電平作為選擇信號Sx。具有第一性能的第一比較器21a和具有第一性能的反相器24b位于選擇狀態(tài)。具有第二性能的第二比較器21b和具有第二性能的反相器24c未被選擇。
在時鐘信號CLK具有低于基準水平的任何頻率的情況下，頻率判斷電路28輸出“H”電平作為選擇信號Sx。具有第二性能的第二比較器21b和具有第二性能的反相器24c位于選擇狀態(tài)。具有第一性能的第一比較器21a和具有第一性能的反相器24b未被選擇。
如上所述，根據(jù)時鐘信號CLK的頻率，適當(dāng)?shù)厍袚Q比較器和緩沖電路的性能。因此，可避免由比較器和緩沖電路的冗余性能導(dǎo)致電流消耗增加。
第六優(yōu)選實施例本發(fā)明的第六優(yōu)選實施例涉及逐次逼近型A/D轉(zhuǎn)換器中的基準電壓產(chǎn)生電路。圖9是示出根據(jù)第六優(yōu)選實施例的逐次逼近型A/D轉(zhuǎn)換器的主要部分(基準電壓產(chǎn)生電路和采樣保持電路)的構(gòu)成的電路圖。參見圖9所示的附圖標記，70表示采樣保持電路，71表示根據(jù)位來加權(quán)的電容陣列電路，71a表示最高級別的位的電容，71n表示最低級別的位的電容，72表示基準電壓產(chǎn)生電路，73表示用于提供加權(quán)基準電壓的梯形電阻電路，74表示高電勢側(cè)基準電源，75表示低電勢側(cè)基準電源，76表示模擬開關(guān)組，77表示其中使用Nch晶體管的開關(guān)元件，21表示削波型比較器。
模擬開關(guān)組76利用與來自控制電路80的時鐘信號CLK同步的定時信號Ss，針對從最高級別的位到最低級別的位的每一位，順序供應(yīng)基準電壓給電容陣列電路71中的各個電容。梯形電阻電路73串聯(lián)地置于高電勢側(cè)基準電源74和作為源電源(source power supplies)的低電勢側(cè)基準電源75之間。進一步，引入開關(guān)元件77以便梯形電阻電路73與源電源連接或斷開。來自控制電路80的控制信號St加載到開關(guān)元件77的柵極，以便開關(guān)元件77導(dǎo)通/關(guān)斷。
參照圖10所示時序圖對操作進行說明。
在逐次比較階段，針對模擬開關(guān)組76中從最高級別的位到最低級別的位的每一位，定時信號Ss順序選通每一個模擬開關(guān)。因此，基準電壓從基準電壓產(chǎn)生電路72供應(yīng)給充入電容陣列電路71中相應(yīng)電容的電荷。模擬開關(guān)組76中的各個開關(guān)按照如下方式構(gòu)造，即當(dāng)對任意選擇的一個開關(guān)進行操作時，其余所有的開關(guān)都無法操作。
當(dāng)模擬開關(guān)組76中對應(yīng)于一位的的一個開關(guān)選通時，采樣和保持在相應(yīng)電容中的模擬值與所供應(yīng)的基準電壓在比較器21中相互比較。所供應(yīng)的基準電壓是高電勢側(cè)基準電源VDD，該電壓在由相關(guān)電容值(位于較高級別側(cè)的一半位)加權(quán)的位組中是恒定的，并且與由相關(guān)的輸入電壓(位于較低級別側(cè)的一半位)加權(quán)的位組中的每一位都不同。
在由模擬開關(guān)組76控制的電容陣列電路71中，高電勢側(cè)基準電源VDD始終供給由電容值加權(quán)的位組中的各個電容。高電勢側(cè)基準電源VDD的應(yīng)用與梯形電阻電路73無關(guān)，這意味著在由電容值加權(quán)的位組中的模擬值經(jīng)受比較的逐次比較階段的前一半和采樣保持階段，沒有必要為梯形電阻電路73供應(yīng)電流。更具體地，在逐次比較階段的前一半和采樣保持階段，開關(guān)元件77被關(guān)斷，并且梯形電阻電路73未被操作。因此，在相關(guān)階段，梯形電阻電路73中的電流消耗變成零。
在由輸入電壓加權(quán)的位組經(jīng)受比較的逐次比較階段的后一半中，開關(guān)元件77被導(dǎo)通，并且梯形電阻電路73被激活。模擬開關(guān)組76中較低級別側(cè)的一半位的位組的各個開關(guān)被順序?qū)ǎ⑶翼樞虍a(chǎn)生諸如1/2VDD和1/4VDD之類的基準電壓并將它們供應(yīng)給相應(yīng)電容。
如上所述，根據(jù)本優(yōu)選實施例，通過對在逐次比較階段中向梯形電阻電路73供應(yīng)電流的時段進行限制，可降低電流消耗。
雖然已經(jīng)闡述了本發(fā)明的優(yōu)選實施例，但是應(yīng)理解，可以對本發(fā)明進行各種修改，而這些修改將為所附權(quán)利要求覆蓋，并且所有的這些修改都將落入本發(fā)明的真正精神和范圍之內(nèi)。
權(quán)利要求
1.一種逐次逼近型A/D轉(zhuǎn)換器，包括采樣保持電路，用于在采樣階段留存輸入模擬信號；基準電壓產(chǎn)生電路，用于在逐次比較階段產(chǎn)生與所留存的輸入模擬信號進行比較的基準電壓；比較器，用于比較由基準電壓產(chǎn)生電路產(chǎn)生的基準電壓和留存于采樣保持電路中的輸入模擬信號的值；控制電路，用于逐次地控制基準電壓產(chǎn)生電路，以便基于比較器輸出值的每一位，使基準電壓的值逼近留存于采樣保持電路中的輸入模擬信號的值；緩沖電路，用于輸出與比較器的輸出電壓相對應(yīng)的輸出值；和鎖存電路，用于將與比較器輸出值的每一位相對應(yīng)的緩沖電路輸出值留存為數(shù)字值，其中提供有緩沖控制電路，該緩沖控制電路用于在采樣階段阻斷對緩沖電路的電源供給。
2.根據(jù)權(quán)利要求1所述的逐次逼近型A/D轉(zhuǎn)換器，其中該緩沖電路由三態(tài)型反相器構(gòu)成，并且該緩沖控制電路被構(gòu)造為在采樣階段關(guān)斷該三態(tài)反相器的控制晶體管，并在逐次比較階段導(dǎo)通該三態(tài)反相器的控制晶體管。
3.根據(jù)權(quán)利要求1所述的逐次逼近型A/D轉(zhuǎn)換器，其中構(gòu)成該緩沖電路的三態(tài)反相器的后續(xù)級上進一步連接有緩沖反相器；該三態(tài)反相器和該緩沖反相器的連接點上連接有上拉電路；并且該緩沖控制電路被構(gòu)造為在采樣階段關(guān)斷該三態(tài)反相器的控制晶體管并導(dǎo)通該上拉電路，并在逐次比較階段導(dǎo)通該三態(tài)反相器的控制晶體管并關(guān)斷該上拉電路。
4.根據(jù)權(quán)利要求1所述的逐次逼近型A/D轉(zhuǎn)換器，其中該緩沖電路包括具有第一性能的第一緩沖電路和具有第二性能的第二緩沖電路；提供有選擇電路，用于在該第一緩沖電路和該第二緩沖電路中選擇一個緩沖電路；并且該緩沖控制電路在采樣階段阻斷對該選擇電路選擇的緩沖電路的電源供給，同時始終阻斷對未被該選擇電路選擇的緩沖電路的電源供給。
5.根據(jù)權(quán)利要求1所述的逐次逼近型A/D轉(zhuǎn)換器，其中該比較器包括具有第一性能的第一比較器和具有第二性能的第二比較器；并且提供有選擇電路，用于在該第一比較器和該第二比較器中選擇一個比較器，該選擇電路始終供應(yīng)對所選擇的比較器的電源供給，同時始終阻斷對未被選擇的比較器的電源供給。
6.根據(jù)權(quán)利要求1所述的逐次逼近型A/D轉(zhuǎn)換器，其中該緩沖電路包括具有第一性能的第一緩沖電路和具有第二性能的第二緩沖電路；該比較器包括具有第一性能的第一比較器和具有第二性能的第二比較器；提供有選擇電路，該選擇電路用于在該第一比較器和該第二比較器中選擇一個比較器并在該第一緩沖電路和該第二緩沖電路中選擇一個緩沖電路；該緩沖控制電路在采樣階段阻斷對由該選擇電路選擇的緩沖電路的電源供給，同時始終阻斷對未被該選擇電路選擇的緩沖電路的電源供給；并且該選擇電路供應(yīng)對所選擇的比較器的電源供給，同時始終阻斷對未被選擇的比較器的電源供給。
7.根據(jù)權(quán)利要求4所述的逐次逼近型A/D轉(zhuǎn)換器，其中該選擇電路被構(gòu)造為根據(jù)時鐘頻率被控制。
8.根據(jù)權(quán)利要求5所述的逐次逼近型A/D轉(zhuǎn)換器，其中該選擇電路被構(gòu)造為根據(jù)時鐘頻率被控制。
9.根據(jù)權(quán)利要求6所述的逐次逼近型A/D轉(zhuǎn)換器，其中該選擇電路被構(gòu)造為根據(jù)時鐘頻率被控制。
10.根據(jù)權(quán)利要求4所述的逐次逼近型A/D轉(zhuǎn)換器，其中該選擇電路被構(gòu)造為根據(jù)由外部設(shè)置的寄存器值被控制。
11.根據(jù)權(quán)利要求5所述的逐次逼近型A/D轉(zhuǎn)換器，其中該選擇電路被構(gòu)造為根據(jù)由外部設(shè)置的寄存器值被控制。
12.根據(jù)權(quán)利要求6所述的逐次逼近型A/D轉(zhuǎn)換器，其中該選擇電路被構(gòu)造為根據(jù)由外部設(shè)置的寄存器值被控制。
13.一種逐次逼近型A/D轉(zhuǎn)換器，包括采樣保持電路，用于在采樣階段留存輸入模擬信號；基準電壓產(chǎn)生電路，用于在逐次比較階段產(chǎn)生與所留存的輸入模擬信號進行比較的基準電壓；比較器，用于比較由基準電壓產(chǎn)生電路產(chǎn)生的基準電壓和留存于采樣保持電路中的輸入模擬信號的值；控制電路，用于逐次地控制基準電壓產(chǎn)生電路，以便基于比較器的輸出值的每一位，使基準電壓的值逼近留存于采樣保持電路中的輸入模擬信號的值；緩沖電路，用于輸出與比較器的輸出電壓相對應(yīng)的輸出值；和鎖存電路，用于將與比較器輸出值的每一位相對應(yīng)的緩沖電路輸出值留存為數(shù)字值，其中在基準電壓產(chǎn)生電路中提供有用于停止基準電壓產(chǎn)生電路的操作的電路，以便在采樣階段中無需供應(yīng)基準電壓的時段內(nèi)或者在逐次比較階段中由外部輸入的電壓被用作基準電壓的時段內(nèi)，使基準電壓產(chǎn)生電路停止。
全文摘要
根據(jù)本發(fā)明的逐次逼近型A/D轉(zhuǎn)換器包括采樣保持電路；基準電壓產(chǎn)生電路；比較器，用于比較由基準電壓產(chǎn)生電路產(chǎn)生的基準電壓和留存于采樣保持電路中的輸入模擬信號的值；控制電路，用于逐次地控制基準電壓產(chǎn)生電路，以便基于比較器輸出的值的每一位，使基準電壓值逼近留存于采樣保持電路中的輸入模擬信號的值；用于輸出與比較器的輸出電壓相對應(yīng)的輸出值的緩沖電路；用于將與比較器輸出值的每一位相對應(yīng)的緩沖電路輸出值留存為數(shù)字值的鎖存電路；并且提供有緩沖控制電路，其用于在采樣階段阻斷向緩沖電路供應(yīng)電源。
文檔編號H03M1/38GK1855728SQ20061007576
公開日2006年11月1日 申請日期2006年4月26日 優(yōu)先權(quán)日2005年4月26日
發(fā)明者水上幸洋, 山根一郎, 來田和久 申請人:松下電器產(chǎn)業(yè)株式會社