本發(fā)明屬于集成電路技術(shù)領(lǐng)域，涉及逐次逼近ADC電容陣列，尤其是一種逐次逼近ADC電容陣列的低功耗高線性度切換方法。

背景技術(shù)：

憑借低功耗的優(yōu)勢，以電容陣列為主體結(jié)構(gòu)的電荷再分配型逐次逼近(SAR)ADC在EEG、ECOG等植入式生物電子學(xué)系統(tǒng)中獲得了廣泛應(yīng)用，尤其是基于上極板采樣的三基準(V_ref、V_cm＝V_ref/2及Gnd＝0)電容陣列切換方法，其所對應(yīng)電容陣列中單位電容的數(shù)目僅為傳統(tǒng)結(jié)構(gòu)的1/4，非常適合在植入式生物醫(yī)療電子系統(tǒng)應(yīng)用。在電荷再分配型SAR ADC中，電容陣列的切換方式不僅影響電容陣列及整個SAR ADC的功耗，而且對ADC的非線性也具有重要影響。傳統(tǒng)的電荷再分配型SAR ADC電容陣列切換方式所對應(yīng)的電容陣列規(guī)模較大，不利于面積、匹配性能、功耗以及速度的優(yōu)化。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點，提供一種逐次逼近ADC電容陣列的低功耗高線性度切換方法，能降低SAR ADC的功耗，減小芯片面積，節(jié)省成本，并且在A/D轉(zhuǎn)換線性度方面也具有明顯優(yōu)勢，能夠提高電容陣列匹配設(shè)計的靈活性。

本發(fā)明的目的是通過以下技術(shù)方案來實現(xiàn)的：

這種逐次逼近ADC電容陣列的低功耗高線性度切換方法為：

采用開關(guān)控制時序初始化技術(shù)，在上極板采樣階段，兩個電容陣列最高位電容接至V_cm，其余電容全部接至V_ref，即：Sp_(N-2)＝Sn_(N-2)＝“1/2”，Sp_(N-3)＝Sp_(N-4)＝......＝Sp₁＝Sp₀＝“1”，Sn_(N-3)＝Sn_(N-4)＝......＝Sn₁＝Sn₀＝“1”，其中，“1/2”和“1”分別表示所對應(yīng)的電容接至V_cm和V_ref，N代表ADC的位數(shù)(B_N-1～B₀)；

采用電容向下切換與向上切換相結(jié)合的邏輯切換方式；在最高位B_N-1產(chǎn)生之后，輸出較高一側(cè)的電容陣列中所有的電容發(fā)生向下切換，所連接的電位均減小V_cm；在第二位B_N-2產(chǎn)生之后，在保證正確A/D轉(zhuǎn)換的前提下，采用向下轉(zhuǎn)換或向上轉(zhuǎn)換兩種方式；在第三位及之后的數(shù)字輸出B_N-i產(chǎn)生之后，其中i＝3,4,N-1，輸出較高一側(cè)的電容陣列中，電容C_N-i發(fā)生向下切換，所連接的電位減小V_cm，即：Sn_(N-i)＝Sn_(N-i)-1/2，或Sp_(N-i)＝Sp_(N-i)-1/2；隨后，當最低位B₀產(chǎn)生之后，整個A/D轉(zhuǎn)換完成，電容陣列準備下一次采樣及后續(xù)時序切換。

進一步，以上在第二位B_N-2產(chǎn)生之后，在保證正確A/D轉(zhuǎn)換的前提下，采用向下轉(zhuǎn)換或向上轉(zhuǎn)換兩種方式，具體為：

在B_N-1＝1且B_N-2＝1，或者B_N-1＝0且B_N-2＝0的情況下，輸出較低一側(cè)的電容陣列中，最高位的電容發(fā)生向上切換，所連接的電位增加V_cm，即：Sn_(N-2)＝Sn_(N-2)+1/2，或Sp_(N-2)＝Sp_(N-2)+1/2；在B_N-1＝1且B_N-2＝0，或者B_N-1＝0且B_N-2＝1的情況下，輸出較高一側(cè)的電容陣列中，除最高位電容之外的其它電容均發(fā)生向下切換，所連接的電位均減小V_cm，即：Sn_m＝Sn_m-1/2，或Sp_m＝Sp_m-1/2，其中，m＝0,1,...,N-3。

進一步，以上N位的逐次逼近ADC有兩個N-2位的電容陣列。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果：

本發(fā)明的方法屬于基于上極板采樣的三基準(V_ref、V_cm＝V_ref/2及Gnd＝0)電容陣列切換方法，其所對應(yīng)電容陣列中單位電容的數(shù)目僅為現(xiàn)有技術(shù)結(jié)構(gòu)的1/4。因此，該方法能顯著降低SAR ADC的功耗，減小芯片面積，節(jié)省成本，并且在A/D轉(zhuǎn)換線性度方面也具有明顯優(yōu)勢，能夠提高電容陣列匹配設(shè)計的靈活性。

進一步的，在采取本發(fā)明切換方法的10位逐次逼近ADC實施例中，不考慮寄生電容時，轉(zhuǎn)換能耗僅為傳統(tǒng)方法的1.2％；在上極板寄生電容為單位電容10％、下極板寄生電容為單位電容15％的條件下，轉(zhuǎn)換能耗僅為傳統(tǒng)方法的1.3％；在單位電容誤差σ₀/C＝3％(C為電容陣列中單位電容的值)的情況下，本發(fā)明公開切換方法所對應(yīng)DNL和INL的最大標準偏差分別為0.48LSB和0.34LSB(Least Significant Bit,LSB)，明顯優(yōu)于其它的常見方法。

附圖說明

圖1為本發(fā)明適用的差分逐次逼近ADC結(jié)構(gòu)；

圖2為本發(fā)明公開的低功耗高線性度邏輯切換方式；

圖3為采用本發(fā)明切換方式的10位逐次逼近ADC電容陣列能耗；

圖4為考慮寄生電容情況下本發(fā)明10-bit實施例的電容陣列能耗；

圖5為本發(fā)明10-bit逐次逼近ADC實施例的非線性建模仿真結(jié)果。

具體實施方式

為了將本發(fā)明的目的、技術(shù)方案和優(yōu)點表達得更加清楚，下面結(jié)合附圖對本發(fā)明再作進一步詳細的說明。在此，本發(fā)明的實施例及說明僅為對本發(fā)明的解釋，不作為對本發(fā)明的限定。

(1)本發(fā)明所涉及的專業(yè)術(shù)語說明

SAR：Successive Approximation Register，逐次逼近寄存器；

ADC：Analog-to-Digital Converter，模/數(shù)轉(zhuǎn)換器；

LSB：Least-Significant-Bit，最低有效位；

(2)本發(fā)明的工作原理

參照圖1和圖2，對于本發(fā)明公開的的電容陣列切換方法，在采樣結(jié)束后，通過比較器比較V_ip和V_in的大小直接產(chǎn)生最高位的輸出B_N-1，該過程不消耗能耗；通過采用上極板采樣以及開關(guān)陣列邏輯時序初始化技術(shù)，根據(jù)B_N-1的結(jié)果，輸出較高一側(cè)的電容陣列中，由于所有的電容整體發(fā)生向下切換，也不需要基準提供能耗，因此，產(chǎn)生第二位B_N-2的過程也不消耗能耗；此外，在產(chǎn)生第三位數(shù)字輸出B_N-3的過程中，若為向上切換(up-transition)，即：Sn_(N-2)＝Sn_(N-2)+1/2，(或Sp_(N-2)＝Sp_(N-2)+1/2)，則電容陣列開關(guān)控制信號由“1/2 1 1……1”變?yōu)椤? 1 1……1”；若為向下切換(down-transition)，即：Sn_m＝Sn_m-1/2，(或Sp_m＝Sp_m-1/2)，其中，m＝0,1,...,N-3，則電容陣列開關(guān)控制信號由“1/2 1 1……1”變?yōu)椤?/2 1/2 1/2……1/2”；以上無論是向上切換還是向下切換，第三位數(shù)字輸出B_N-3的產(chǎn)生均不需要基準提供能耗。在產(chǎn)生前三位的數(shù)字輸出(B_N-1-B_N-3)之后，在后續(xù)的轉(zhuǎn)換過程中電容陣列采取單調(diào)向下切換的邏輯控制方式，而且切換的基準差值僅為V_cm(從V_cm到Gnd，或者從V_ref到V_cm)，功耗較?。淮送?，單調(diào)向下切換在每個時鐘周期內(nèi)僅有一個電容發(fā)生連接關(guān)系的變化，不僅簡化了邏輯控制時序，有利于ADC線性度的提高。

在上述電容陣列切換方法所對應(yīng)的電容陣列中，電容發(fā)生向上切換的次數(shù)很少，避免了多次對寄生電容的重復(fù)充電，從而有效減小了寄生電容的功耗(由表1中的建模仿真結(jié)果可得到驗證)。

表1本發(fā)明和傳統(tǒng)方法的比較(10-bit ADC)

表1中以10-bit ADC為例，在對應(yīng)電容陣列規(guī)模、開關(guān)數(shù)目以及轉(zhuǎn)換能耗方面對本發(fā)明和傳統(tǒng)方法進行了對比和建模仿真，其中，C_pt表示整個電容陣列的上極板對襯底的寄生電容之和，C_pb表示單位電容的下極板對襯底的寄生電容，C_tot表示整個電容陣列的總電容值。圖3和圖4也分別示出了考慮寄生電容前后本發(fā)明提供方法所對應(yīng)的電容陣列轉(zhuǎn)換能耗。本發(fā)明提供的電容陣列切換方法具有明顯的優(yōu)勢，其對應(yīng)的電容陣列規(guī)模和開關(guān)數(shù)目為傳統(tǒng)方法的25％和38.5％，在不考慮寄生電容的情況下，轉(zhuǎn)換能耗僅為傳統(tǒng)方法的1.2％，在考慮寄生電容能耗的情況下，以C_pt＝0.1C_tot,C_pb＝0.15C為例，本發(fā)明提供方法所對應(yīng)的能耗僅為傳統(tǒng)方法的1.3％。

表2本發(fā)明和其它方法的比較(10-bit ADC)

*C.C.Liu,S.J.Chang,et al.,"A10-bit 50-Ms/s SAR ADC with a monotonic capacitor switching procedure,"IEEE J.Solid-State Circuits,vol.45,no.4,pp.731-740,2010.

**X.Tong,and M.Ghovanloo,“An energy-efficient switching scheme in SAR ADC for biomedical electronics,”Electronics Letters,vol.51,no.9,pp.676-678,2015.

表2是以10-bit ADC為例，將本發(fā)明提供的方法和其它方法在非線性方面進行的對比，分別從理論分析以及Monte-Carlo兩個方面進行了MATLAB建模仿真，在單位電容誤差σ₀/C＝3％(C為電容陣列中單位電容的值)的情況下，本發(fā)明公開的切換方法所對應(yīng)DNL和INL的最大標準偏差分別為0.48LSB和0.34LSB，明顯優(yōu)于其它的常見方法。

本發(fā)明提供了一種用于逐次逼近ADC電容陣列的新型低功耗高線性度邏輯切換方法，其所對應(yīng)的電容陣列在功耗、面積以及非線性方面都能夠獲得明顯的改進。

以上對本發(fā)明的描述是針對10-bit ADC實施例展開，并不用以限制本發(fā)明，凡是在本發(fā)明的精神和原則范圍之內(nèi)，所作的任何等同替換、潤飾和改進等，均應(yīng)視為本發(fā)明的保護范圍。