專利名稱：輸出控制電路和輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計(jì)，特別是涉及一種輸出控制電路和輸出電路。
背景技術(shù)：
隨著集成電路的性能和器件密度的提高，器件的特征尺寸日益減小，小 尺寸器件通常需要低的工作電源，有時(shí)這些小尺寸器件組成的電路會(huì)和已有 的大尺寸器件組成的電路進(jìn)行連接或協(xié)同工作，在這種情況下，需要電壓轉(zhuǎn) 換電路將信號從小尺寸器件的較低工作電源電壓轉(zhuǎn)換到大尺寸器件的較高工 作電源電壓。
請參考圖6，其為現(xiàn)有的一種輸出電路的結(jié)構(gòu)示意圖，輸入信號IN1、 IN2 來自于小尺寸器件組成的電路，其是由較低的電壓源供電，例如，1.2V的核 心電壓源(core voltage)。輸出端PAD由大尺寸器件(反相器INV1、 INV2、 輸出PMOS管MP7、輸出NMOS管MN7)組成的輸出電路輸出，其是由較高的 電壓源VDD2供電，例如，3.3V的輸入輸出電壓源(10 voltage)。當(dāng)輸入信號 IN1、 IN2的電壓值為1.2V時(shí)，是不足以驅(qū)動(dòng)輸出電路的大尺寸器件的，輸入 信號IN1、 IN2的邏輯值也就無法正確的輸出到輸出端PAD，因此，在輸入信 號和輸出電路之間需要加入電壓轉(zhuǎn)換電路4，將輸入信號IN1、 IN2的電壓值提 升到可以驅(qū)動(dòng)輸出電路的電壓值，例如3.3V。
通常，具有多電壓源的集成電路在上電時(shí)，有一定的上電順序，多個(gè)電 壓源不會(huì)同時(shí)達(dá)到預(yù)定的電壓值，例如，圖7所示的IO電壓源VDD2會(huì)先達(dá)到 3.3V,在一段時(shí)間T之后，核心電壓源VDD1才達(dá)到1.2V,在這段時(shí)間T中，電 壓轉(zhuǎn)換電路4的輸出狀態(tài)會(huì)不確定或者輸出不穩(wěn)定，使得輸出端PAD輸出狀態(tài) 會(huì)不確定或者不穩(wěn)定，從而產(chǎn)生漏電流。為此，圖6所示的電路在輸出PMOS管MP7、輸出NMOS管MN7前加入了上拉PMOS管MP8和下拉NMOS管MN8， 上拉PMOS管MP8的柵極由控制信號CTl控制，下拉NMOS管MN8的柵極由控 制信號CT2控制，控制信號CT1、 CT2如圖7所示，在IO電壓源VDD2已經(jīng)上電、 核心電壓源VDD1還未上電的時(shí)間T內(nèi)，控制信號CT1、 CT2使上拉PMOS管 MP8、下拉NMOS管MN8打開，以使輸出PMOS管MP7、輸出NMOS管MN7關(guān) 閉，這樣在輸出PMOS管MP7、輸出NMOS管MN8上就不會(huì)有漏電流，輸出端 PAD為高阻抗?fàn)顟B(tài)。在IO電壓源VDD2、核心電壓源VDD1都上電后，控制信 號CT1、 CT2使上拉PMOS管MP8、下拉NMOS管MN8關(guān)閉，以使輸出PMOS 管MP7、輸出NMOS管MN7正常工作。
但是，圖6所示的電路在IO電壓源VDD2已經(jīng)上電、核心電壓源VDD1還未 上電的時(shí)間T內(nèi)，如果上拉PMOS管MP8、下拉NMOS管MN8的上拉、下拉能 力不夠強(qiáng)，就會(huì)與連接在電壓轉(zhuǎn)換電路4和上拉PMOS管MP8、下拉NMOS管 之間的邏輯電路中的器件發(fā)生竟?fàn)?，而?dǎo)致節(jié)點(diǎn)G1、 G2的邏輯狀態(tài)不確定。 具體來說，如果電壓轉(zhuǎn)換電路4輸出0，那么下拉NMOS管MN8就會(huì)與反相器 INV2中的PMOS管發(fā)生竟?fàn)幎构?jié)點(diǎn)G2的邏輯狀態(tài)不確定；如果電壓轉(zhuǎn)換電 路4輸出1,那么上拉PMOS管MP8就會(huì)與反相器INV1中的NMOS管發(fā)生竟?fàn)幎?使節(jié)點(diǎn)G1的邏輯狀態(tài)不確定，節(jié)點(diǎn)G1、 G2的邏輯狀態(tài)不確定都可能在輸出 PMOS管MP7、輸出NMOS管MN8上產(chǎn)生漏電流，因此，圖6所示的電路在I0 電壓源VDD2已經(jīng)上電、核心電壓源VDD1還未上電時(shí)，輸出端PAD不能確保 為高阻態(tài)，電路中還是可能會(huì)有漏電流產(chǎn)生。

發(fā)明內(nèi)容
本發(fā)明解決的問題是，提供一種輸出控制電路和輸出電路，以此減小產(chǎn) 生漏電流的可能性。
為解決上述問題，本發(fā)明提供一種輸出控制電路，包括 電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第一電
7壓源的輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的輸出信號；
控制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，輸出控制信號；
上電控制單元，輸出端連接所述電壓轉(zhuǎn)換單元的輸出端，在第一電壓源 未上電、第二電壓源已上電時(shí)，所述上電控制單元在所述控制單元輸出控制 信號時(shí)輸出確定的邏輯值，所述電壓轉(zhuǎn)換單元的輸出信號的邏輯值為所述上 電控制單元的輸出。
可選的，所述電壓轉(zhuǎn)換單元包括第一、第二、第三PMOS管和第一、 第二、第三NMOS管，其中，所述輸入信號從第一 NMOS管、第三PMOS 管和第三NMOS管的柵極輸入，所述輸出信號從第二 PMOS管、第二 NMOS 管的漏極輸出、并從第一 PMOS管的柵才及輸入，所述第二 PMOS管的棚-4及連 接第一PMOS管、第一NMOS管的漏極，所述第二 NMOS管的柵極連接第 三PMOS管、第三NMOS管的漏極，所述第一、第二、第三NMOS管的源 極連接第三電壓源，所述第一、第二 PMOS管的源極連接第二電壓源，所述 第三PMOS管的源極連接第 一 電壓源。
可選的，所述控制單元包括第四、第五、第六PMOS管和第四、第五、 第六NMOS管，其中，所述第四NMOS管、第六PMOS管和第六NMOS管 的柵極連接第一電壓源，所述控制信號從第五PMOS管、第五NMOS管的漏 極輸出、并從第四PMOS管的柵極輸入，所述第五PMOS管的柵極連接第四 PMOS管、第四NMOS管的漏極，所述第五NMOS管的4冊極連接第六PMOS 管、第六NMOS管的漏極，所述第四、第五、第六NMOS管的源極連接第三 電壓源，所述第四、第五、第六PMOS管的源極連接第二電壓源。
可選的，所述上電控制單元包括控制NMOS管，源極連接所述第三電 壓源、漏極連接所述電壓轉(zhuǎn)換單元的輸出端，所述控制單元的控制信號的反 相信號從所述控制NMOS管的柵極輸入。
可選的，所述上電控制單元包括控制PMOS管，源極連接所述第二電
8壓源、漏極連接所述電壓轉(zhuǎn)換單元的輸出端，所述控制單元的控制信號從所 述控制PMOS管的柵極輸入。 -
為解決上述問題，本發(fā)明提供一種輸出電路，包括輸出控制單元和連 接所述輸出控制單元的輸出單元，其中，
在第一電壓源未上電、第二電壓源已上電時(shí)，所述輸出控制單元輸出確 定的邏輯值，控制所述輸出單元的輸出為高阻抗?fàn)顟B(tài)；
在第一電壓源、第二電壓源已上電時(shí)，所述輸出控制單元將對應(yīng)于第一 電壓源的輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的輸出信號，所述輸出單元輸出 與所述輸出控制單元的輸出信號對應(yīng)的邏輯值。
可選的，所述輸出控制單元包括
控制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，輸出控制信號；
第一電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第 一電壓源的第一輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的第一輸出信號；
第一上電控制單元，輸出端連接所述第一電壓轉(zhuǎn)換單元的輸出端，在第 一電壓源未上電、第二電壓源已上電時(shí)，所述第一上電控制單元在所述控制 單元輸出控制信號時(shí)輸出確定的邏輯值，所述第一電壓轉(zhuǎn)換單元的輸出信號 的邏輯值為所述第一上電控制單元的輸出；
第二電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第 一電壓源的第二輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的第二輸出信號；
第二上電控制單元，輸出端連接所述第二電壓轉(zhuǎn)換單元的輸出端，在第 一電壓源未上電、第二電壓源已上電時(shí)，所述第二上電控制單元在所述控制 單元輸出控制信號時(shí)輸出確定的邏輯值，所述第二電壓轉(zhuǎn)換單元的輸出信號 的邏輯值為所述第二上電控制單元的輸出。
可選的，所述第一上電控制單元包括控制PMOS管，源極連接所述第 二電壓源、漏極連接所述第一電壓轉(zhuǎn)換單元的輸出端，所述控制單元的控制信號從所述控制PMOS管的柵極輸入。
可選的，所述第二上電控制單元包括控制NMOS管，源極連接所述第 三電壓源、漏極連接所述第二電壓轉(zhuǎn)換單元的輸出端，所述控制單元的控制 信號的反相信號從所述控制NMOS管的柵極輸入。
可選的，所述輸出單元包括
輸出PMOS管，源極連接所述第二電壓源、漏極為所述輸出單元的輸出 端，所述第一電壓轉(zhuǎn)換單元的輸出信號從所述輸出PMOS管的柵極輸入；
輸出NMOS管，源極連接所述第三電壓源、漏極為所述輸出單元的輸出 端，所述第二電壓轉(zhuǎn)換單元的輸出信號從所述輸出NMOS管的柵極輸入。
與現(xiàn)有技術(shù)相比，上述技術(shù)方案的輸出控制電路結(jié)合了電壓轉(zhuǎn)換單元和 上電控制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，所述輸出控制 電路的輸出由上電控制單元確定，由于上電控制單元的輸出不受電壓轉(zhuǎn)換單 元或其它邏輯電路的影響，因此，輸出控制電路可以輸出確定的邏輯值，以 使輸出電路的輸出單元的輸出為高阻抗?fàn)顟B(tài)，這樣就減小了產(chǎn)生漏電流的可 能性。在第一電壓源、第二電壓源已上電時(shí)，即電壓源穩(wěn)定后，所述輸出控 制電路的輸出由電壓轉(zhuǎn)換單元控制，電路可以處于正常工作狀態(tài)，輸出電路 輸出與所述輸出控制單元的輸出信號對應(yīng)的邏輯值。


圖1是本發(fā)明第 一實(shí)施例的輸出控制電路的結(jié)構(gòu)示意圖； 圖2是本發(fā)明第二實(shí)施例的輸出控制電路的結(jié)構(gòu)示意圖； 圖3是本發(fā)明實(shí)施例的電壓轉(zhuǎn)換單元的電路圖； 圖4是本發(fā)明實(shí)施例的控制單元的電路圖； 圖5是本發(fā)明實(shí)施例的輸出電路的結(jié)構(gòu)示意圖； 圖6是現(xiàn)有技術(shù)中一種輸出電路的結(jié)構(gòu)示意圖7為圖6所示的控制信號CT1、 CT2與核心電壓源、IO電壓源的上電時(shí)序關(guān)系圖。
具體實(shí)施例方式
本發(fā)明實(shí)施例的輸出控制電路將電壓轉(zhuǎn)換單元和上電控制單元結(jié)合，在 第一電壓源未上電、第二電壓源已上電時(shí)，所述輸出控制電路的輸出由上電
控制單元確定；在第一電壓源、第二電壓源已上電時(shí)，即電壓源穩(wěn)定后，所 述輸出控制電路的輸出由電壓轉(zhuǎn)換單元控制。下面結(jié)合附圖和實(shí)施例對本發(fā) 明具體實(shí)施方式
做詳細(xì)的說明。
本發(fā)明實(shí)施例的輸出控制電路包括
電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第一電
壓源的輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的輸出信號；
控制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，輸出控制信號； 上電控制單元，輸出端連接所述電壓轉(zhuǎn)換單元的輸出端，在第一電壓源
未上電、第二電壓源已上電時(shí)，所述上電控制單元在所述控制單元輸出控制
信號時(shí)輸出確定的邏輯值，所述電壓轉(zhuǎn)換單元的輸出信號的邏輯值為所述上
電控制單元的輸出端。
第一實(shí)施例
圖1是本實(shí)施例的輸出控制電路的結(jié)構(gòu)示意圖，所示的輸出控制電路1 包括電壓轉(zhuǎn)換單元11、控制單元12和上電控制單元13。
電壓轉(zhuǎn)換單元11，在第一電壓源VDD1、第二電壓源VDD2已上電時(shí)， 將對應(yīng)于第一電壓源VDD1的輸入信號IN轉(zhuǎn)換為對應(yīng)于第二電壓源VDD2 的輸出信號；在第一電壓源未上電、第二電壓源已上電時(shí)，所述電壓轉(zhuǎn)換單 元的輸出信號的邏輯值受其外接電路的影響。其中，第一電壓源VDD1為核 心電壓源，第二電壓源VDD2為10電壓源，10電壓源VDD2的電壓i"直高于 核心電壓源VDD1的電壓值，例如，核心電壓源VDD1的電壓值為1.2V, 10 電壓源VDD2的電壓值為3.3V,并且10電壓源VDD2先于核心電壓源VDD1上電。本實(shí)施例中，當(dāng)輸入信號IN、輸出信號OUT的邏輯值為邏輯0時(shí)，其 電壓值為0V;當(dāng)輸入信號IN的邏輯值為邏輯1時(shí)，其電壓值為核心電壓源 VDD1的電壓值，即1.2V;當(dāng)輸出信號OUT的邏輯值為邏輯1時(shí)，其電壓值 為10電壓源VDD2的電壓值。
圖3是本實(shí)施例的電壓轉(zhuǎn)換單元11的電路圖，所示的電壓轉(zhuǎn)換單元11 包括漏極互相連接的第一 PMOS管MP1和第一 NMOS管MN1 ，漏極互相 連接的第二 PMOS管MP2和第二 NMOS管MN2,漏極互相連接的第三PMOS 管MP3和第三NMOS管MN3。第一NMOS管MNl、第二NMOS管MN2、 第三PMOS管MP3、第三NMOS管MN3的工作電壓為核心電壓源的電壓值， 第一 PMOS管MP 1 、第二 PMOS管的MP2的工作電壓為IO電壓源的電壓值。
輸入信號IN從第一 NMOS管畫l、第三PMOS管MP3、第三NMOS 管MN3的柵極輸入。輸出信號OUT從第二 PMOS管MP2、第二 NMOS管 MN2的漏極輸出，并且反饋輸入至第一 PMOS管MPl的柵極。第二 PMOS 管MP2的柵極連接第一 PMOS管MP1、第一 NMOS管MN1的漏極。第二 NMOS管畫2的柵極連接第三PMOS管MP3、第三NMOS管MN3的漏極。 第一PMOS管MPl、第二 PMOS管MP2的源極連接核心電壓源VDD1,第 三PMOS管MP3的源極連接IO電壓源VDD2。第一 NMOS管MN1、第二 NMOS管MN2、第三NMOS管MN3的源極連接第三電壓源，第三電壓源的 電壓值低于核心電壓源VDD1和IO電壓源VDD2,本實(shí)施例中，第三電壓源 為接地電源。
如圖3所示，在核心電壓源VDD1未上電、IO電壓源VDD2已上電，即 核心電壓源VDD1未達(dá)到1.2V, IO電壓源VDD2已達(dá)到3.3V時(shí)，輸入信號 IN的電壓值低，不足以開啟第一NMOS管MN1、第二NMOS管MN2、第三 NMOS管MN3、第三PMOS管MP3,由于輸出信號OUT反饋輸入至第一 PMOS管MPl的柵極，因此，當(dāng)電壓轉(zhuǎn)換單元11外接有其它電路時(shí)，輸出信號OUT會(huì)受外接電路的影響。
在核心電壓源VDD1、 10電壓源VDD2已上電，即核心電壓源VDD1已 達(dá)到1.2V， 10電壓源VDD2已達(dá)到3.3V時(shí)，第三PMOS管MP3和第三NMOS 管MN3構(gòu)成一個(gè)反相器，若輸入信號IN的邏輯值為0,第一 NMOS管MN1、 第二 PMOS管MP2關(guān)閉，第一PMOS管MPl、第二 NMOS管MN2打開， 輸出信號的邏輯值為0;若輸入信號IN的邏輯值為1,其電壓值為核心電壓 源VDD1 (即1.2V),第一NMOS管MNl、第二 PMOS管MP2打開，第一 PMOS管MPl 、第二 NMOS管MN2關(guān)閉，輸出信號OUT的邏輯值為1,其 電壓值被第二 PMOS管MP2上拉至IO電壓源VDD2 (即3.3V )。另夕卜，由于 輸出信號OUT反饋輸入至第一 PMOS管MPl的柵極，以此控制第一 PMOS 管MP1、第二PMOS管MP2，因此，可以得到更穩(wěn)定的輸出信號OUT。
控制單元12,在核心電壓源VDD1未上電、IO電壓源已上電時(shí)，輸出控 制信號CTRL。圖4是本實(shí)施例的控制單元12的電路圖，所示的控制單元12 包括漏極互相連接的第四PMOS管MP4和第四NMOS管MN4,漏極互相 連接的第五PMOS管MP5和第五NMOS管MN5，漏極互相連接的第六PMOS 管MP6和第六NMOS管MN6。第四NMOS管MN4、第五NMOS管MN5 的工作電壓為核心電壓源的電壓值，第四PMOS管MP4、第五PMOS管的 MP5、第六PMOS管MP6、第六NMOS管MN6的工作電壓為IO電壓源的 電壓值。
控制單元12的第四PMOS管MP4、第四NMOS管MN4、第五PMOS 管MP5、第五NMOS管MN5、第六PMOS管MP6、第六NMOS管MN6的 連接方式對應(yīng)的與電壓轉(zhuǎn)換單元11的第一 PMOS管MP1、第一 NMOS管 MN1、第二PMOS管MP2、第二NMOS管MN2、第三PMOS管MP3、第三 NMOS管MN3的連接方式基本相同，不同的是第四NMOS管MN4、第六 PMOS管MP6、第六NMOS管MN6的柵極與核心電壓源VDD1連接，第六
13PMOS管MP6的源極與10電壓源VDD2連接，控制單元12輸出的控制信號 CTRL從第五PMOS管MP5、-第五NMOS管MN5的漏極輸出。
如圖4所示，在核心電壓源VDD1未上電、10電壓源VDD2已上電，即 核心電壓源VDD1未達(dá)到1.2V， 10電壓源VDD2已達(dá)到3.3V時(shí)，第六PMOS 管MP6和第六NMOS管MN6構(gòu)成一個(gè)反相器，第四NMOS管MN4、第五 PMOS管MP5關(guān)閉，第四PMOS管MP4、第五NMOS管MN5打開，控制信 號CTRL的電壓值被第五NMOS管MN5下拉到接地電源，即控制信號CTRL 的邏輯值為0。
在核心電壓源VDD1、 IO電壓源VDD2已上電，即核心電壓源VDD1已 達(dá)到1.2V,IO電壓源VDD2已達(dá)到3.3V時(shí)，第六PMOS管MP6和第六NMOS 管MN6構(gòu)成一個(gè)反相器，第四NMOS管MN4、第五PMOS管MP5打開， 第四PMOS管MP4、第五NMOS管MN5關(guān)閉，控制信號CTRL的電壓值被 第五PMOS管MP5上拉到IO電壓源VDD2,即控制信號CTRL的邏輯值為 1。
請參考圖1，上電控制單元13包括控制NMOS管MNO和反相器INVO, 控制單元12的控制信號CTRL經(jīng)過反相器INVO輸入至控制NMOS管MNO 的柵極，控制NMOS管MNO的源極連接第三電壓源(即接地電源)，控制 NMOS管MNO漏極連接電壓轉(zhuǎn)換單元11的輸出端。
在核心電壓源VDD1未上電、IO電壓源VDD2已上電，電壓轉(zhuǎn)換單元11 的輸出受外接電路(即上電控制單元13)的影響，控制單元12輸出的控制信 號CTRL的邏輯值為0,其反相信號為1,打開上電控制單元13的控制NMOS 管MNO,因此，輸出控制電路1的輸出信號OUT1的邏輯值由上電控制單元 13確定，輸出信號OUT1的邏輯值被控制NMOS管MNO下拉到0。
在核心電壓源VDDl、 IO電壓源VDD2已上電，控制單元12輸出的控制 信號CTRL的邏輯值為1,其反相信號為0，關(guān)閉上電控制單元13的控制NMOS管MNO,因此，輸出控制電路1的輸出信號0UT1的邏輯值和電壓值由電壓
轉(zhuǎn)換單元11的輸出確定。 第二實(shí)施例
圖2是本實(shí)施例的輸出控制電路l，的結(jié)構(gòu)示意圖，與圖1所示的輸出控 制電路1的區(qū)別在于在核心電壓源VDD1未上電、10電壓源VDD2已上電 時(shí)，圖1所示的輸出控制電路1的輸出信號0UT1的邏輯值為0,本實(shí)施例的 輸出控制電路l'的輸出信號0UT2的邏輯值為1。
如圖2所示，本實(shí)施例的上電控制單元13，包括控制PMOS管MPO,控 制單元12的控制信號CTRL從控制PMOS管MP0柵極輸入，控制PMOS管 MP0的源極連接IO電壓源VDD2、漏極連接電壓轉(zhuǎn)換單元11的輸出端。
在核心電壓源VDD1未上電、10電壓源VDD2已上電，電壓轉(zhuǎn)換單元11 的輸出受外接電路(即上電控制單元13，)的影響，控制單元12輸出的控制 信號CTRL的邏輯值為0,打開上電控制單元13，的控制PMOS管MPO,因此， 輸出控制電路l'的輸出信號OUT2的邏輯值由上電控制單元13，確定，輸出信 號OUT2的邏輯值被控制PMOS管MPO上拉到1。
在核心電壓源VDD1、 IO電壓源VDD2已上電，控制單元12輸出的控制 信號CTRL的邏輯值為1,關(guān)閉上電控制單元13，的控制PMOS管MPO,因此， 輸出控制電路l，的輸出信號OUT2的邏輯值和電壓值由電壓轉(zhuǎn)換單元11的輸 出確定。
本發(fā)明實(shí)施例的輸出電路包括輸出控制單元和連接所述輸出控制單元的 輸出單元。其中，在第一電壓源未上電、第二電壓源已上電時(shí)，所述輸出控 制單元輸出確定的邏輯值，控制所述輸出單元的輸出為高阻抗?fàn)顟B(tài)；在第一 電壓源、第二電壓源已上電時(shí)，所述輸出控制單元將對應(yīng)于第一電壓源的輸 入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的輸出信號，所述輸出單元輸出與所述輸出 控制單元的輸出信號對應(yīng)的邏輯值。請繼續(xù)參考圖5，其為本發(fā)明實(shí)施例的輸出電路的結(jié)構(gòu)示意圖，所示的輸
出電路包括輸出控制單元2和輸出單元3。
輸出控制單元2，包括第一電壓轉(zhuǎn)換單元11、第二電壓轉(zhuǎn)換單元ll，、控 制單元12、輸出端連接第一電壓轉(zhuǎn)換單元11的輸出端的第一上電控制單元 13，、輸出端連接第二電壓轉(zhuǎn)換單元ll，的輸出端的第二上電控制單元13。
第一電壓轉(zhuǎn)換單元11、第二電壓轉(zhuǎn)換單元ll，的電路結(jié)構(gòu)如圖3所示，控 制單元12的電路結(jié)構(gòu)如圖4所示，第一上電控制單元13，與圖2所示的上電 控制單元13，相同，第二上電控制單元13與圖1所示的上電控制單元13相同。
第一電壓轉(zhuǎn)換單元11,在第一電壓源VDD1、第二電壓源VDD2已上電 時(shí)，將對應(yīng)于第一電壓源VDD1的第一輸入信號IN1轉(zhuǎn)換為對應(yīng)于第二電壓 源VDD2的第一輸出信號0UT1。
第一上電控制單元13，，在第一電壓源VDD1未上電、第二電壓源VDD2 已上電時(shí)，第一上電控制單元13，在控制單元12輸出控制信號CTRL時(shí)輸出 確定的邏輯值，第一電壓轉(zhuǎn)換單元ll的輸出信號的邏輯值為第一上電控制單 元13'的輸出。
第二電壓轉(zhuǎn)換單元ll，，在第一電壓源VDD1、第二電壓源VDD2已上電 時(shí)，將對應(yīng)于第一電壓源VDD1的第二輸入信號IN2轉(zhuǎn)換為對應(yīng)于第二電壓 源VDD2的第二輸出信號OUT2。
第二上電控制單元13,在第一電壓源VDD1未上電、第二電壓源VDD2 已上電時(shí)，第二上電控制單元13在控制單元12輸出控制信號CTRL時(shí)輸出 確定的邏輯值，第二電壓轉(zhuǎn)換單元ll，的輸出信號的邏輯值為第二上電控制單 元13的輸出。
由于第一電壓轉(zhuǎn)換單元11、第二電壓轉(zhuǎn)換單元11，、控制單元12、第一 上電控制單元13，、第二上電控制單元13在上面已有詳細(xì)的說明，在此即不 予重復(fù)。輸出單元3,包括輸出PMOS管MP7、輸出NMOS管MN7、第一邏輯 電路31、第二邏輯電路32。輸出控制單元2的第一輸出信號OUTl經(jīng)第一邏 輯電路31輸入至輸出PMOS管MP7的柵極，輸出PMOS管MP7的源極連接 10電壓源VDD2;輸出PMOS管MP7的漏極為輸出單元3的輸出端PAD; 輸出控制單元2的第二輸出信號OUT2經(jīng)第二邏輯電路32輸入至輸出NMOS 管MN7的柵極，輸出NMOS管MN7的源極連接第三電壓源(即接地電源)， 輸出NMOS管MN7的漏極為輸出單元3的輸出端PAD。第一邏輯電路31、 第二邏輯電路32根據(jù)電路在正常工作(核心電壓源VDD1、 10電壓源VDD2 已上電)時(shí)輸出端PAD需要輸出的邏輯而設(shè)計(jì)，且在核心電壓源VDD1未上 電、10電壓源VDD2已上電時(shí)，輸出的邏輯值對應(yīng)地與輸出控制單元2的輸 出信號OUTl、 OUT2相同。當(dāng)然，根據(jù)實(shí)際的邏輯設(shè)計(jì)，在輸出控制單元2 和輸出PMOS管MP7 、輸出NMOS管MN7之間也可以沒有第 一邏輯電路31 、 第二邏輯電路32。
如圖5所示，在核心電壓源VDD1未上電、IO電壓源VDD2已上電時(shí)， 輸出控制單元2的第一輸出信號OUTl的邏輯值為1,第一邏輯電路31輸出 1，關(guān)閉輸出PMOS管MP7;輸出控制單元2的第二輸出信號OUT2的邏輯 值為0,第二邏輯電路32輸出0，關(guān)閉輸出NMOS管MN7,因此，輸出單元 3的輸出端PAD為高阻抗?fàn)顟B(tài)。
在核心電壓源VDD1、 IO電壓源VDD2已上電時(shí)，輸出單元3輸出與輸 出控制單元2的輸出信號0UT1、 OUT2對應(yīng)的邏輯值，即由第一邏輯電路31 的輸出控制打開或關(guān)閉輸出PMOS管MP7,由第二邏輯電路32的輸出控制 打開或關(guān)閉輸出NMOS管MN7。舉例來說，在本實(shí)施例中，第一邏輯電路 31、第二邏輯電路32中包括有兩個(gè)串接的反相器，當(dāng)輸出控制單元2的輸入 信號IN1、 IN2的邏輯值為0、其電壓值為0V,輸出控制單元2的輸出信號 OUTl、 OUT2的邏輯值為0、其電壓值為0V,輸出單元3的輸出端PAD的
17邏輯值為1、其電壓值為3.3V;當(dāng)輸出控制單元2的輸入信號IN的邏輯值為 1、其電壓值為1.2V,輸出控制單元2的輸出信號0UT1、 OUT2的邏輯值為 1、其電壓值為3.3V，輸出單元3的輸出端PAD的邏輯值為0、其電壓值為ov。
綜上所述，上述技術(shù)方案的輸出控制電路結(jié)合了電壓轉(zhuǎn)換單元和上電控 制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，所述輸出控制電路的 輸出由上電控制單元確定，由于上電控制單元和電壓轉(zhuǎn)換單元之間沒有連接 其它邏輯電路，因此，上電控制單元的輸出不受電壓轉(zhuǎn)換單元或其它邏輯電 路的影響，輸出控制電路可以輸出確定的邏輯值，以使輸出電路的輸出單元 的輸出端為高阻抗?fàn)顟B(tài)，這樣就減小了產(chǎn)生漏電流的可能性。在第一電壓源、 第二電壓源已上電時(shí)，即電壓源穩(wěn)定后，所述輸出控制電路的輸出由電壓轉(zhuǎn) 換單元控制，電路可以處于正常工作狀態(tài)，輸出電路輸出與所述輸出控制單 元的輸出信號對應(yīng)的邏輯值。
本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動(dòng)和 修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1. 一種輸出控制電路，其特征在于，包括電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第一電壓源的輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的輸出信號；控制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，輸出控制信號；上電控制單元，輸出端連接所述電壓轉(zhuǎn)換單元的輸出端，在第一電壓源未上電、第二電壓源已上電時(shí)，所述上電控制單元在所述控制單元輸出控制信號時(shí)輸出確定的邏輯值，所述電壓轉(zhuǎn)換單元的輸出信號的邏輯值為所述上電控制單元的輸出。
2. 根據(jù)權(quán)利要求1所述的輸出控制電路，其特征在于，所述電壓轉(zhuǎn)換單元 包括第一、第二、第三PMOS管和第一、第二、第三NMOS管，其中，所述輸入信號從第一 NMOS管、第三PMOS管和第三NMOS管的柵極 輸入，所述輸出信號從第二 PMOS管、第二 NMOS管的漏極輸出、并從第一 PMOS管的柵極輸入，所述第二 PMOS管的柵極連接第一 PMOS管、第一 NMOS管的漏極， 所述第二 NMOS管的柵極連接第三PMOS管、第三NMOS管的漏極， 所述第一、第二、第三NMOS管的源極連接第三電壓源， 所述第一、第二PMOS管的源極連接第二電壓源， 所述第三PMOS管的源極連接第一電壓源。
3. 根據(jù)權(quán)利要求1所述的輸出控制電路，其特征在于，所述控制單元包括: 第四、第五、第六PMOS管和第四、第五、第六NMOS管，其中，所述第四NMOS管、第六PMOS管和第六NMOS管的柵極連接第一電 壓源，所述控制信號從第五PMOS管、第五NMOS管的漏極輸出、并從第四 PMOS管的柵極輸入，所述第五PMOS管的柵極連接第四PMOS管、第四NMOS管的漏極， 所述第五NMOS管的柵極連接第六PMOS管、第六NMOS管的漏極， 所述第四、第五、第六NMOS管的源極連接第三電壓源， 所述第四、第五、第六PMOS管的源極連接第二電壓源。
4. 根據(jù)權(quán)利要求3所述的輸出控制電路，其特征在于，所述上電控制單元 包括控制NMOS管，源極連接所述第三電壓源、漏極連接所述電壓轉(zhuǎn)換單 元的輸出端，所述控制單元的控制信號的反相信號從所述控制NMOS管的柵 極輸入。
5. 根據(jù)權(quán)利要求3所述的輸出控制電路，其特征在于，所述上電控制單元 包括控制PMOS管，源極連接所述第二電壓源、漏極連接所述電壓轉(zhuǎn)換單 元的輸出端，所述控制單元的控制信號從所述控制PMOS管的柵極輸入。
6. —種輸出電路，其特征在于，包括輸出控制單元和連接所述輸出控制 單元的輸出單元，其中，在第一電壓源未上電、第二電壓源已上電時(shí)，所述輸出控制單元輸出確 定的邏輯值，控制所述輸出單元的輸出為高阻抗?fàn)顟B(tài)；在第一電壓源、第二電壓源已上電時(shí)，所述輸出控制單元將對應(yīng)于第一 電壓源的輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的輸出信號，所述輸出單元輸出 與所述輸出控制單元的輸出信號對應(yīng)的邏輯值。
7. 根據(jù)權(quán)利要求6所述的輸出電路，其特征在于，所述輸出控制單元包括 控制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，輸出控制信號； 第一電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第一電壓源的第一輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的第一輸出信號；第一上電控制單元，輸出端連接所述第一電壓轉(zhuǎn)換單元的輸出端，在第 一電壓源未上電、第二電壓源已上電時(shí)，所述第一上電控制單元在所述控制 單元輸出控制信號時(shí)輸出確定的邏輯值，所述第一電壓轉(zhuǎn)換單元的輸出信號的邏輯值為所述第一上電控制單元的輸出；第二電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第一電壓源的第二輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的第二輸出信號；第二上電控制單元，輸出端連接所述第二電壓轉(zhuǎn)換單元的輸出端，在第 一電壓源未上電、第二電壓源已上電時(shí)，所述第二上電控制單元在所述控制 單元輸出控制信號時(shí)輸出確定的邏輯值，所述第二電壓轉(zhuǎn)換單元的輸出信號 的邏輯值為所述第二上電控制單元的輸出。
8. 根據(jù)權(quán)利要求7所述的輸出電路，其特征在于，所述電壓轉(zhuǎn)換單元包括 第一、第二、第三PMOS管和第一、第二、第三NMOS管，其中，所述輸入信號從第一 NMOS管、第三PMOS管和第三NMOS管的柵極 輸入，所述輸出信號從第二 PMOS管、第二 NMOS管的漏極輸出、并從第一 PMOS管的柵極輸入，所述第二 PMOS管的柵極連接第一 PMOS管、第一 NMOS管的漏極， 所述第二 NMOS管的柵極連接第三PMOS管、第三NMOS管的漏極， 所述第一、第二、第三NMOS管的源極連接第三電壓源， 所述第一、第二PMOS管的源極連接第二電壓源， 所述第三PMOS管的源極連接第 一電壓源。
9. 根據(jù)權(quán)利要求7所述的輸出電路，其特征在于，所述控制單元包括第 四、第五、第六PMOS管和第四、第五、第六NMOS管，其中，所述第四NMOS管、第六PMOS管和第六NMOS管的柵極連接第一電 壓源，所述控制信號從第五PMOS管、第五NMOS管的漏極輸出、并從第四 PMOS管的柵極輸入；所述第五PMOS管的柵極連接第四PMOS管、第四NMOS管的漏極，所述第五NMOS管的柵極連接第六PMOS管、第六NMOS管的漏極， 所述第四、第五、第六NMOS管的源極連接第三電壓源， 所述第四、第五、第六PMOS管的源極連接第二電壓源。
10. 根據(jù)權(quán)利要求9所述的輸出電路，其特征在于，所述第一上電控制單元 包括控制PMOS管，源極連接所述第二電壓源、漏極連接所述第一電壓轉(zhuǎn) 換單元的輸出端，所述控制單元的控制信號從所述控制PMOS管的柵極輸入。
11. 根據(jù)權(quán)利要求IO所述的輸出電路，其特征在于，所述第二上電控制單元 包括控制NMOS管，源極連接所述第三電壓源、漏極連接所述第二電壓轉(zhuǎn) 換單元的輸出端，所述控制單元的控制信號的反相信號從所述控制NMOS管 的柵極輸入。
12. 根據(jù)權(quán)利要求11所述的輸出電路，其特征在于，所述輸出單元包括 輸出PMOS管，源極連接所述第二電壓源、漏極為所述輸出單元的輸出端，所述第一電壓轉(zhuǎn)換單元的輸出信號從所述輸出PMOS管的柵極輸入；輸出NMOS管，源極連接所述第三電壓源、漏極為所述輸出單元的輸出 端，所述第二電壓轉(zhuǎn)換單元的輸出信號從所述輸出NMOS管的柵極輸入。
全文摘要
一種輸出控制電路和輸出電路，所述輸出控制電路包括電壓轉(zhuǎn)換單元，在第一電壓源、第二電壓源已上電時(shí)，將對應(yīng)于第一電壓源的輸入信號轉(zhuǎn)換為對應(yīng)于第二電壓源的輸出信號；控制單元，在第一電壓源未上電、第二電壓源已上電時(shí)，輸出控制信號；上電控制單元，輸出端連接所述電壓轉(zhuǎn)換單元的輸出端，在第一電壓源未上電、第二電壓源已上電時(shí)，所述上電控制單元在所述控制單元輸出控制信號時(shí)輸出確定的邏輯值，所述電壓轉(zhuǎn)換單元的輸出信號的邏輯值為所述上電控制單元的輸出。在第一電壓源還未上電、第二電壓源已經(jīng)上電時(shí)，所述輸出控制電路使輸出電路的輸出為高阻抗?fàn)顟B(tài)，以此減小產(chǎn)生漏電流的可能性。
文檔編號H03K19/0944GK101453208SQ200710094410
公開日2009年6月10日 申請日期2007年12月7日 優(yōu)先權(quán)日2007年12月7日
發(fā)明者俞大立, 程惠娟, 陳先敏, 馬麗娜 申請人:中芯國際集成電路制造(上海)有限公司