專利名稱：采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領域：
本發(fā)明屬于模擬電路領域，特別涉及采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換器。
技術(shù)背景逐次逼近模數(shù)轉(zhuǎn)換器(Successive Approximation Analog Digital Converter,簡稱逐次 逼近ADC)的應用非常的廣泛。逐次逼近ADC主要的優(yōu)點是在精度和速度適中的情況下 能夠?qū)崿F(xiàn)很低的功耗，這個優(yōu)點非常適合便攜式設備和醫(yī)療設備的應用，而且逐次逼近 ADC結(jié)構(gòu)簡單，面積小，能夠與數(shù)字工藝兼容，有良好的集成度。這樣能夠滿足SoC (System On Chip)的需要。已有的逐次逼近ADC結(jié)構(gòu)如圖1所示，主要由DAC(數(shù)模轉(zhuǎn)換器)，比較器，緩沖器， 以及邏輯控制單元組成。各器件的連接關系為緩沖器和數(shù)模轉(zhuǎn)換器分別連接比較器的兩 端，比較器的兩個輸入通過一個開關相連，其輸出端連接邏輯控制單元的輸入，邏輯控制 輸出IO位數(shù)據(jù)連接數(shù)模轉(zhuǎn)換器的輸入，數(shù)模轉(zhuǎn)換器的輸入端接輸入信號VIN，參考電平 VREF,地電位GND。該逐次逼近ADC的轉(zhuǎn)換過程大致分為三步:第一步，DAC電容將輸入電壓進行采樣。 第二步，DAC產(chǎn)生需要比較的電壓，送到比較器的輸入端。第三步，比較器將比較的結(jié) 果輸出到邏輯控制單元，邏輯控制單元控制DAC的輸入電壓的變化，以建立下一次比較 的電壓，并將結(jié)果輸出。其中比較器是設計的核心，同時也是消耗功耗的主要部分。比較 器的輸入端需要提供起始電平，通過緩沖器來提供。傳統(tǒng)結(jié)構(gòu)的緩沖器依靠運放的輸入與 輸出短接來實現(xiàn)，如圖2所示，由MOS管M1 M5所組成，其連接關系為NMOS管 Ml的源極連接地電位，柵極連接固定電平VB，漏極連接NMOS管的M2， M3的漏極， M2的柵極連接輸入信號，M3的柵極與漏極連接為輸出端。M2的漏極連接PMOS管M4， M5的柵極以及M5的漏極，M4的漏極連接M2的漏極，M4, M5的源極連接電源電壓 VDD上，NMOS管的襯底連接地電位，PMOS管的襯底連接電源電壓VDD上。這種結(jié) 構(gòu)雖然簡單容易實現(xiàn)，但是主要的缺點是功耗太大，這在低功耗設計中是需要首先解決的 問題。 . 發(fā)明內(nèi)容本發(fā)明的目的是為克服已有技術(shù)的不足,提出一種采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換 器，本發(fā)明克服了已有逐次逼近模數(shù)轉(zhuǎn)換器中的緩沖器功耗過大的缺點，利用開關運放降 低了功耗。本發(fā)明提出一種采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換器，該轉(zhuǎn)換器包括數(shù)模轉(zhuǎn)換器， 比較器，緩沖器以及邏輯控制單元；各器件的連接關系為緩沖器和數(shù)模轉(zhuǎn)換器分別連接 比較器的兩端，比較器的兩個輸入通過一個開關相連，其輸出端連接邏輯控制單元的輸入， 邏輯控制輸出IO位數(shù)據(jù)連接數(shù)模轉(zhuǎn)換器的輸入，數(shù)模轉(zhuǎn)換器的輸入端接輸入信號VIN，參考電平VREF，地電位GND;其特征在于，所述緩沖器采用開關運放，該開關運放由8 個MOS管組成，其中Ml, M2， M3， M4為NMOS管，M5， M6， M7， M8為PMOS 管；各MOS管的連接關系為NM0S管M1的源極接地，柵極與外面的固定電平IC相 連，漏極與M2的源極連接，M2的柵極連接SWITCH信號，漏極與M3和M4的源極連 接于節(jié)點D2， M4的柵極連接輸入信號VIN， M4的漏極與M5的柵極和漏極連接于節(jié)點 D1，M3的柵極與漏極連接成為輸出端VOUT，PMOS管M5的源極連接到電源電壓VDD， M6的柵極連接節(jié)點D1，源極連接到電源電壓VDD，漏極接到輸出端VOUT， M7、 M8 的柵極連接控制信號SWITCH, M7、 M8漏極連接電源電壓VDD, M7的源極接到節(jié)點 Dl上，M8的源極連接到節(jié)點D2上；所述各NMOS的襯底接地，各PMOS的襯底接到 電源電壓VDD上。本發(fā)明的特點及技術(shù)效果本發(fā)明采用開關運放作為逐次逼近模數(shù)轉(zhuǎn)換器，其特點為電路的工作狀態(tài)由信號 SWITCH控制，當"SWITCH=1"電路正常工作，當"SWITCH=0"電路關斷，電路不消 耗功耗。本發(fā)明通過合適的時序控制有效地降低了模數(shù)轉(zhuǎn)換器的整體功耗，對于一個10bit的 逐次逼近ADC來說，采用開關運放可以將緩沖器的功耗降低為原來的4/14。


圖1為逐次逼近ADC整體結(jié)構(gòu)示意圖。圖2圖1中已有的緩沖器的結(jié)構(gòu)示意圖。圖3本發(fā)明的采用開關運放結(jié)構(gòu)實現(xiàn)的緩沖器結(jié)構(gòu)示意圖。圖4為本發(fā)明的工作時序圖。
具體實施方式
本發(fā)明提出的采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換器結(jié)合附圖詳細說明如下 本發(fā)明提出的采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換器如圖1所示，該轉(zhuǎn)換器包括數(shù)模 轉(zhuǎn)換器，比較器，緩沖器以及邏輯控制單元；各器件的連接關系為緩沖器和數(shù)模轉(zhuǎn)換器 分別連接比較器的兩端，比較器的兩個輸入通過一個開關相連，其輸出端連接邏輯控制單 元的輸入，邏輯控制輸出IO位數(shù)據(jù)連接數(shù)模轉(zhuǎn)換器的輸入，數(shù)模轉(zhuǎn)換器的輸入端接輸入信號VIN，參考電平VREF，地電位GND。本發(fā)明的緩沖器采用開關運放，其結(jié)構(gòu)如圖3所示，該開關運放由8個MOS管組成， 其中M1， M2, M3, M4為NMOS管，M5, M6， M7， M8為PMOS管；各MOS管的 連接關系為各MOS管的連接關系為NMOS管Ml的源極接地，柵極與外面的固定電 平IC相連，漏極與M2的源極連接，M2的柵極連接SWITCH信號，漏極與M3和M4 的源極連接于節(jié)點D2， M4的柵極連接輸入信號VIN， M4的漏極與M5的柵極和漏極連 接于節(jié)點Dl， M3的柵極與漏極連接成為輸出端VOUT， PMOS管M5的源極連接到電源 電壓VDD， M6的柵極連接節(jié)點Dl，源極連接到電源電壓VDD，漏極接到輸出端VOUT， M7、 M8的柵極連接控制信號SWITCH, M7、 M8漏極連接電源電壓VDD， M7的源極 接到節(jié)點D1上，M8的源極連接到節(jié)點D2上；M7， M8的作用是將D1， D2電位接到 高電位上，防止漏電流影響到輸出。NMOS的襯底接地，PMOS的襯底接到電源電壓VDD 上。本發(fā)明的工作原理結(jié)合圖4說明如下對于本發(fā)明的一個10bit的逐次逼近ADC的工作時序如圖4，前四個周期是DAC對輸入信號進行采樣，緩沖器提供比較器開始的共模電平，后面十個周期是將輸入信號與一系列參考電平進行比較，將結(jié)果輸出的過程。 從圖4中可以看出，開始四個周期是DAC對輸入信號進行采樣的過程，后面十個周期是ADC進行比較和判斷的過程。第五個周期，將輸入信號VIN與參考電平VREF/2 (由離>翌DAC產(chǎn)生)進行比較，如果 2，比較器將比較結(jié)果送給邏輯控制部分，同時輸出最高位數(shù)據(jù)"1"，在第六個周期，邏輯控制部分控制DAC的輸入信號產(chǎn)生參考電壓2 + 4—4。如果r/A^i^，比較器將比較結(jié)果送給邏輯控制部分，同時2輸出最高位數(shù)據(jù)"0"，在第六個周期，邏輯控制部分控制DAC的輸入信號產(chǎn)生參考電壓 ,F24 4依此類推，直到得到最低位結(jié)果為止。傳統(tǒng)的緩沖器在整個過程中一直處于工作狀態(tài)，這樣就一直在消耗能量。如果能夠在 不需要緩沖器的時候?qū)⑵潢P斷，就可以節(jié)省不必要的能量，從而降低功耗?；谶@種思想， 本發(fā)明在前四個周期DAC對輸入信號進行采樣，控制信號"SWITCH=1"，緩沖器工作， 從第五個周期到結(jié)束是進行比較的過程，這時由于共模電平以及輸入信號已經(jīng)存儲在電容 上面，所以本發(fā)明也就不需要緩沖器來提供共模電平，控制信號"SWITCH=0"，緩沖器 關斷，這樣后面十個周期內(nèi)緩沖器是不工作的，也就不消耗功耗。如果原先緩沖器的功耗 為Pd，經(jīng)過改進后緩沖器的功耗降低到原來的Pdx4/14，對于整體功耗的降低非常有意義。
權(quán)利要求
1、一種采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換器，該轉(zhuǎn)換器包括數(shù)模轉(zhuǎn)換器，比較器，緩沖器以及邏輯控制單元；其中，緩沖器和數(shù)模轉(zhuǎn)換器分別連接比較器的兩端，比較器的兩個輸入通過一個開關相連，其輸出端連接邏輯控制單元的輸入，邏輯控制輸出10位數(shù)據(jù)連接數(shù)模轉(zhuǎn)換器的輸入，數(shù)模轉(zhuǎn)換器的輸入端接輸入信號(VIN)，參考電平(VREF)，地電位(GND)；其特征在于，所述緩沖器采用開關運放，該開關運放由8個MOS管組成，其中M1，M2，M3，M4為NMOS管，M5，M6，M7，M8為PMOS管；各MOS管的連接關系為NMOS管M1的源極接地，柵極與外面的固定電平(IC)相連，漏極與M2的源極連接，M2的柵極連接(SWITCH)信號，漏極與M3和M4的源極連接于節(jié)點(D2)，M4的柵極連接輸入信號(VIN)，M4的漏極與M5的柵極和漏極連接于節(jié)點(D1)，M3的柵極與漏極連接成為輸出端(VOUT)，PMOS管M5的源極連接到電源電壓(VDD)，M6的柵極連接節(jié)點(D1)，源極連接到電源電壓(VDD)，漏極接到輸出端(VOUT)，M7、M8的柵極連接控制信號(SWITCH)，M7、M8漏極連接電源電壓(VDD)，M7的源極接到節(jié)點(D1)上，M8的源極連接到節(jié)點(D2)上；所述各NMOS的襯底接地，各PMOS的襯底接到電源電壓(VDD)上。
全文摘要
本發(fā)明涉及采用開關運放的逐次逼近模數(shù)轉(zhuǎn)換器，屬于模擬電路領域。該裝置由數(shù)模轉(zhuǎn)換器DAC，比較器，緩沖器以及邏輯控制部分組成，其中，緩沖器和數(shù)模轉(zhuǎn)換器分別連接比較器的兩端，比較器的兩個輸入通過一個開關相連，其輸出端連接邏輯控制單元的輸入，邏輯控制輸出10位數(shù)據(jù)連接數(shù)模轉(zhuǎn)換器的輸入，數(shù)模轉(zhuǎn)換器的輸入端接輸入信號(VIN)，參考電平(VREF)，地電位(GND)；所述緩沖器采用開關運放，該開關運放由8個MOS管組成，其中M1，M2，M3，M4為NMOS管，M5，M6，M7，M8為PMOS管；本發(fā)明采用開關運放，通過合理的時序控制，降低了模數(shù)轉(zhuǎn)換器的整體功耗。
文檔編號H03M1/38GK101217280SQ200810055878
公開日2008年7月9日 申請日期2008年1月11日 優(yōu)先權(quán)日2008年1月11日
發(fā)明者喬峻石, 李冬梅 申請人:清華大學