專利名稱：電平變換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平變換電路，具體來(lái)講涉及一種用于變換小幅值信 號(hào)電平的電平變換電路以及包括電平變換電路和/或小幅值信號(hào)電平變 換電路的半導(dǎo)體電路。
2.
背景技術(shù)：
近年來(lái)，隨著大規(guī)模集成(LSI)電路的集成規(guī)模和速度日益增高， LSI電路消耗的電流總量引起了人們的關(guān)注。例如，當(dāng)DRAM的集成 規(guī)模增加兩倍，其電流消耗并不只增加兩倍。并且，因?yàn)闀r(shí)鐘頻率增 加了，所增加的頻率總量導(dǎo)致電流消耗增加。迄今，例如已經(jīng)采取了 降低電源電壓的措施來(lái)降低電流消耗。為了實(shí)現(xiàn)上述方法，晶體管的 容量必須顯著地提高，即使在很多情況下容量已經(jīng)被提高到了飽和的 水平。
已經(jīng)建議了不同類型的方法作為不要求處理技術(shù)開(kāi)發(fā)的低功率消 耗技術(shù)。例如，在芯片上提供的塊之間的遠(yuǎn)距離配線上的信號(hào)幅值的 降低對(duì)于降低工作電流效果顯著。在使用大約256Mbit的DRAM的情 況下，例如，總脈沖(burst)電流IDD4的大約45%與芯片上的配線 中流動(dòng)的充/放電電流相應(yīng)。因此，當(dāng)配線中的充/放電電流降低到 二分之一時(shí)，即，當(dāng)配線中的信號(hào)幅值降低到二分之一時(shí)，脈沖電流 IDD4降低22.5%。
但是，將配線中的信號(hào)幅值降低到小電平出現(xiàn)了若干問(wèn)題。第一，電平變換電路需要一個(gè)電路來(lái)接收小幅值信號(hào)。迄今，電平變換電路 在許多地方都工作在低速并且使用小幅值信號(hào)，這犧牲了接收小幅值 信號(hào)的電路的特點(diǎn)。因此，電平變換電路幾乎不被使用.
圖1A， 1B和1C示出了用于傳輸小幅值信號(hào)的驅(qū)動(dòng)電路，以及圖
2A， 2B和2C示出了其中的波形。 一般而言，CMOS電路的輸出幅值 由負(fù)載側(cè)的PMOS晶體管的源極電壓和驅(qū)動(dòng)器側(cè)NMOS晶體管的源極 電壓決定。在圖1A， 1B和1C中的小幅值驅(qū)動(dòng)器電路中，PMOS晶體 管的源極電壓被處理得與NMOS晶體管的源極電壓不同，以便獲得小 幅值信號(hào)。
圖1A中的小幅值驅(qū)動(dòng)器電路包括電源電壓VDD、連接到地電壓 VSS的倒相電路、電源電壓VDDL、和連接到地電壓VSSH的驅(qū)動(dòng)倒 相電路。驅(qū)動(dòng)倒相電路將比電源電壓VDD低的電源電壓VDDL傳送到 負(fù)載側(cè)的PMOS晶體管的源極電壓，并且將比地電壓VSS高的地電壓 VSSH傳送到驅(qū)動(dòng)器側(cè)的NMOS晶體管的源極電壓。因此，如圖2A所 示，將輸入信號(hào)幅值VDD — VSS作為小幅值信號(hào)VDDL — VSSH來(lái)傳 送。此時(shí)，PMOS晶體管的柵源極之間的電壓Vgs與幅值VDDL —VSS 相應(yīng)。進(jìn)一步，NMOS晶體管的柵源極電壓Vgs與幅值VDD — VSSH 相應(yīng)。因?yàn)閮蓚€(gè)電壓都較小，所以每個(gè)晶體管的開(kāi)起電流Ids都較小并 且充放電配線的容量較小。從而，每個(gè)晶體管的信號(hào)傳輸速度都較低。 因此，每個(gè)PMOS和NMOS晶體管的閾值(Vt)在輸出級(jí)被降低，以 便低于普通晶體管的閾值。從而，每個(gè)PMOS和NMOS晶體管的開(kāi)起 電流增高，以便配線的充放電容量和信號(hào)傳輸速度增加。
另一方面，在圖1B和1C中所示的每個(gè)小幅值驅(qū)動(dòng)器電路中，在 高電平側(cè)的晶體管或低電平側(cè)的晶體管的電壓都是低。圖2B和2C示 出了圖1B和1C中所示的小幅值驅(qū)動(dòng)器電路產(chǎn)生的波形。在圖1B所 示的小幅值驅(qū)動(dòng)器電路中，小于電源電壓VDD的電源電壓VDDL被傳 輸?shù)截?fù)載側(cè)的PMOS晶體管的源極電壓，并且將其幅值電平指示為VDDL — VSS。但是，當(dāng)小幅值信號(hào)下降時(shí)，NMOS晶體管的柵極電壓 是電源電壓VDD并且其源極電壓是電源電壓VSS。因此，電壓Vgs 與幅值VDD — VSS相應(yīng)。但是，當(dāng)小幅值信號(hào)增加時(shí)，柵極電壓相應(yīng) 于電源電壓VSS，并且源極電壓相應(yīng)于電源電壓VDDL。因此，電壓 Vgs與幅值VDDL —VSS相應(yīng)，電流Ids減小，并且輸入信號(hào)的上升速 度變低。從而，已經(jīng)開(kāi)發(fā)出了用于通過(guò)僅僅降低驅(qū)動(dòng)器電路中PMOS 晶體管的閾值來(lái)增加信號(hào)傳輸速度的配置。
圖1C和2C示出了比地電壓VSS高的地電壓VSSH被傳輸?shù)?NOMS晶體管的源極電壓的范例，其中幅值電平被表示為VDDL到 VSS。在該范例中，當(dāng)小幅值信號(hào)增加時(shí)，PMOS晶體管的柵極電壓相 應(yīng)于地電壓VSS，并且其源極電壓相應(yīng)于電源電壓VDD。因此，電壓 Vgs與幅值VDD到VSS相應(yīng)。但是，當(dāng)小幅值信號(hào)下降時(shí)，柵極電壓 相應(yīng)于電源電壓VDD，并且源極電壓相應(yīng)于電源電壓VDDL，以便電 壓Vgs與幅值VDD到VSSH相應(yīng)。因此，電流Ids減小，并且輸出信 號(hào)的下降速度變低。從而，已經(jīng)開(kāi)發(fā)出了通過(guò)僅僅降低驅(qū)動(dòng)器電路中 NMOS晶體管的閾值來(lái)增加信號(hào)傳輸速度的配置。
圖3示出了第一已知的電平變換電路。第一已知的電平變換電路 接受小幅值信號(hào)(VDDL到VSS)作為輸入信號(hào)，并且由于輸入級(jí)的 比率操作而輸出全幅值信號(hào)。因此，輸入級(jí)電路的PMOS晶體管的容 量小并且輸入級(jí)電路的NMOS晶體管的容量大，從而使得PMOS晶體 管和NMOS晶體管來(lái)實(shí)現(xiàn)比率操作。因此，節(jié)點(diǎn)N12和N13的下降速 度高，而其上升速度低。因此，即使第一已知電平變換電路可以在輸 入信號(hào)IN增加時(shí)產(chǎn)生高速的輸出信號(hào)，第一已知電平變換電路在輸入 信號(hào)IN下降時(shí)產(chǎn)生低速的輸出信號(hào)。特別地，在信號(hào)上升速度和信號(hào) 下降速度之間出現(xiàn)了差別。因此，第一已知電平變換電路不能被用于 信號(hào)在下降和上升時(shí)都需要以高速躍遷的情況。
圖4示出了根據(jù)日本未審專利申請(qǐng)公開(kāi)號(hào)2002—135107的第二已知電平變換電路配置，該申請(qǐng)公開(kāi)了用于解決上述第一已知電平變換 電路的問(wèn)題的技術(shù)。第二已知電平變換電路使用防止輸出信號(hào)被電平 變換電路的比率操作產(chǎn)生的時(shí)間延遲影響的方法。在與第一已知電平
變換電路以相同的方式配置的第二已知電平變換電路中，由于PMOS 晶體管和NMOS晶體管的比率操作，節(jié)點(diǎn)N12和N13的上升速度高且 其下降速度低。第二已知電平變換電路使用了僅僅將導(dǎo)致第二已知電 平變換電路高速工作的輸入信號(hào)上升告知輸出信號(hào)的電路技術(shù)。但是， 因?yàn)榛パa(bǔ)輸入級(jí)中的一個(gè)較慢，所以電源電壓VDD和地電壓VSS之 間的直通電流較大。
并且，圖5示出了第三已知電平變換電路配置，它在日本未審專 利申請(qǐng)公開(kāi)號(hào)7 — 307661中公開(kāi)，并且它被提供用于小幅值信號(hào)電平 (VDDL至I」VSSH)。第三已知電平變換電路由比電源電壓VDD低的 電源電壓VDDL和比地電壓VSS高的地電壓VSSH來(lái)操作，即信號(hào)幅 值VDDL到VSSH。第三已知電平變換電路的接收器第一級(jí)包含反相 緩沖器電路和用于降低電源電壓VDD的源極跟隨器晶體管。當(dāng)輸入信 號(hào)IN上升和變化時(shí)，節(jié)點(diǎn)N16下降并且直通電流產(chǎn)生。此時(shí)，源極跟 隨器晶體管將電源電壓降低，以便減小直通電流。當(dāng)輸入信號(hào)下降并 變化時(shí)，節(jié)點(diǎn)N16上升，以便輸出信號(hào)OUT下降。因?yàn)檩敵鲂盘?hào)OUT 下降，反饋PMOS晶體管接通以便節(jié)點(diǎn)N16的電壓下降到電源電壓 VDD。因?yàn)榈谌阎娖阶儞Q電路的工作速度很容易受到PMOS晶體 管和NMOS晶體管的比率操作以及接受小幅值信號(hào)的全幅電路的配置 的影響，所以小幅值電壓電平、晶體管閾值、和接收器第一級(jí)的比率 需要謹(jǐn)慎選擇以便防止直通電流產(chǎn)生。

發(fā)明內(nèi)容
上述的已知的電平變換電路具有如下問(wèn)題。SP，即使通過(guò)增加接 收器第一級(jí)中晶體管的比率以及在電源電壓側(cè)添加壓降電路，來(lái)配置 每個(gè)已知的電平變換電路來(lái)減小直通電流，但電源電壓和低電壓之間 的直通電流依然很大，因?yàn)橥ㄟ^(guò)具有高電源電壓的輸入級(jí)接收小幅值輸入信號(hào)。進(jìn)一步，為了降低直通電流并且將小幅值信號(hào)轉(zhuǎn)換成電源 電壓全振幅信號(hào)，小幅值電壓電平、晶體管閾值、輸入級(jí)比率等等都 必須在限定條件下設(shè)定。因此，很難形成一種滿足上述要求并以高速 工作的電平變換電路。
因此，本發(fā)明的一個(gè)目的是提供一種解決上述問(wèn)題的電平變換電 路，具有較小的直通電流、消耗功率總量小、并以高速工作，并且還 提供一種包括該電平變換電路的半導(dǎo)體電路。
根據(jù)本發(fā)明的一個(gè)方面的電平變換電路包括輸入定時(shí)控制單元、
PMOS驅(qū)動(dòng)器控制單元、NMOS驅(qū)動(dòng)器控制單元、和輸出單元。輸入 定時(shí)控制單元接收小幅值信號(hào)作為輸入信號(hào)，并且輸出通過(guò)將輸入信 號(hào)反相產(chǎn)生的經(jīng)反相的輸入信號(hào)。輸出單元根據(jù)至少兩個(gè)控制信號(hào)傳 輸大幅值輸出信號(hào)，該兩個(gè)控制信號(hào)傳輸自PMOS驅(qū)動(dòng)器控制單元和 NMOS驅(qū)動(dòng)器控制單元，輸入信號(hào)和經(jīng)反相的輸入信號(hào)被傳輸?shù)絇MOS 驅(qū)動(dòng)器控制單元和NMOS驅(qū)動(dòng)器控制單元。
優(yōu)選地，在電平變換電路中，輸出單元包括第一和第二晶體管， 以便當(dāng)?shù)谝痪w管被接通并傳輸?shù)谝淮蠓惦娖叫盘?hào)時(shí)，第二晶體管 被截止。進(jìn)一步，當(dāng)?shù)诙w管被接通并傳輸?shù)诙蠓惦娖叫盘?hào)時(shí)， 第一晶體管被截止。
優(yōu)選地，在電平變換電路中，輸出單元進(jìn)一步包括數(shù)據(jù)保持單元。 每個(gè)傳輸自PMOS驅(qū)動(dòng)器控制單元和NMOS驅(qū)動(dòng)器控制單元的控制信 號(hào)可以是單觸發(fā)脈沖控制信號(hào)。輸出單元可以通過(guò)該單觸發(fā)脈沖信號(hào)
來(lái)輸出大幅值輸出信號(hào)，并且數(shù)據(jù)保持單元可以保持該大幅值輸出信 號(hào)。
優(yōu)選地，在電平變換電路中，單觸發(fā)脈沖信號(hào)的脈沖寬度可以與 用于產(chǎn)生經(jīng)反相的輸入信號(hào)的延遲時(shí)間相應(yīng)。優(yōu)選地，在本發(fā)明的電平變換電路中，可以通過(guò)使用非觸發(fā)信號(hào) 分隔經(jīng)反相的輸入信號(hào)，以及將大幅值輸出信號(hào)連接到PMOS驅(qū)動(dòng)器
控制單元和NMOS驅(qū)動(dòng)器控制單元，來(lái)保持大幅值信號(hào)。
根據(jù)本發(fā)明的另一方面的電平變換電路包括用于接收第三和第四 電源電平小幅值輸入信號(hào)的輸入定時(shí)控制單元、PMOS驅(qū)動(dòng)器控制單 元、NMOS驅(qū)動(dòng)器控制單元、和用于傳輸?shù)谝缓偷诙娫措娖酱蠓?輸出信號(hào)的輸出單元。輸出單元包括用于傳輸?shù)谝浑娫措娖酱蠓递?出信號(hào)的第一晶體管和用于傳輸?shù)诙娫措娖酱蠓递敵鲂盘?hào)的第二 晶體管。當(dāng)?shù)谝痪w管被接通時(shí)，第二晶體管被截止，并且當(dāng)?shù)诙?體管被接通時(shí)，第一晶體管被截止。
優(yōu)選地，在電平變換電路中，當(dāng)導(dǎo)致小幅值輸入信號(hào)從第四電源 電平躍遷到第三電源電平時(shí)，從PMOS驅(qū)動(dòng)器控制單元傳輸過(guò)來(lái)的輸 出信號(hào)可以被導(dǎo)致從第一電源電平躍遷到第四電源電平，并且在預(yù)定 的時(shí)間之后躍遷到第一電源電平。進(jìn)一步，當(dāng)導(dǎo)致小幅值輸入信號(hào)從 第三電源電平躍遷到第四電源電平時(shí)，從NMOS驅(qū)動(dòng)器控制單元傳輸 過(guò)來(lái)的輸出信號(hào)被導(dǎo)致從第二電源電平躍遷到第三電源電平，并且在 預(yù)定的時(shí)間之后躍遷到第二電源電平。
優(yōu)選地，在電平變換電路中，PMOS驅(qū)動(dòng)器控制單元可以包括用 于將第四電源電平輸出信號(hào)傳輸?shù)捷敵鰡卧偷谖寰w管的第三晶體 管。當(dāng)?shù)谌w管被接通并且接收在第三晶體管被截止的時(shí)間期間內(nèi) 傳輸自第一電源的功率時(shí)，第五晶體管可以將傳輸自第一電源的功率 停止預(yù)定的時(shí)間。NMOS驅(qū)動(dòng)器控制單元可以包括用于將第三電源電 平輸出信號(hào)傳輸?shù)捷敵鰡卧牡谒木w管，并包括第六晶體管。當(dāng)?shù)?四晶體管被接通并且接收在第四晶體管被截止的時(shí)間期間內(nèi)傳輸自第 二電源的功率時(shí)，第六晶體管可以將傳輸自第二電源的功率停止預(yù)定 的時(shí)間。優(yōu)選地，在電平變換電路中，通過(guò)使用非觸發(fā)信號(hào)，傳輸?shù)降谖?和第六晶體管的每個(gè)的柵極的輸入信號(hào)可以被切換到輸出信號(hào)，從而
保持該輸出信號(hào)。
根據(jù)本發(fā)明的另一方面的電平變換電路包括PMOS驅(qū)動(dòng)器控制單 元、NMOS驅(qū)動(dòng)器控制單元、PMOS側(cè)電源控制單元、NMOS側(cè)電源 控制單元、輸出單元和輸出反饋單元。PMOS驅(qū)動(dòng)器控制單元和NMOS 驅(qū)動(dòng)器控制單元中的每一個(gè)都將小幅值輸入信號(hào)進(jìn)行反相并且將經(jīng)反 相的小幅值輸入信號(hào)傳輸?shù)捷敵鰡卧?一旦接收到經(jīng)反相的信號(hào)和輸 出信號(hào)和/或經(jīng)延遲的輸出信號(hào)，PMOS側(cè)電源控制單元和NMOS側(cè) 電源控制單元中的每一個(gè)都在輸出單元與至少一個(gè)電源之間建立和/ 或不建立電氣連續(xù)性，從而輸出單元傳輸大幅值輸出信號(hào)。
優(yōu)選地，在電平變換電路中，在輸出信號(hào)被延遲的期間，PMOS 側(cè)電源控制單元和NMOS側(cè)電源控制單元中的每一個(gè)都可以將大電流 傳輸?shù)捷敵鰡卧欢螘r(shí)間。
根據(jù)本發(fā)明的另一方面的電平變換電路包括輸出單元，該輸出單 元包括用于傳輸?shù)谝浑娫措娖酱蠓敌盘?hào)的第一晶體管和用于傳輸?shù)?二電源電平大幅值信號(hào)的第二晶體管、包含第三和第四晶體管的PMOS 側(cè)電源控制單元、和包含第五和第六晶體管的NMOS側(cè)電源控制單元。 當(dāng)?shù)谝痪w管被接通時(shí)，第三晶體管被接通，在第二電源電平大幅值 輸出信號(hào)被導(dǎo)致躍遷到第一電源電平大幅值輸出信號(hào)之后，第三晶體 管被截止，并且第四晶體管被接通。進(jìn)一步，當(dāng)?shù)诙w管被接通， 在第一電源電平大幅值輸出信號(hào)被導(dǎo)致躍遷到第二電源電平大幅值輸 出信號(hào)之后，第五晶體管被截止，并且第六晶體管被接通。
優(yōu)選地，在電平變換電路中，在第一電源電平大幅值輸出信號(hào)被 導(dǎo)致躍遷到第二電源電平大幅值輸出信號(hào)之后，第三和第六晶體管都被接通。進(jìn)一步，在第二電源電平大幅值輸出信號(hào)被導(dǎo)致躍遷到第一 電源電平大幅值輸出信號(hào)之后，第四和第五晶體管都被接通。
優(yōu)選地，該電平變換電路可以進(jìn)一步包括用于接收第三電源電平 小幅值輸入信號(hào)和第四電源電平小幅值輸入信號(hào)的PMOS驅(qū)動(dòng)器控制 單元，以及用于接收第三電源電平小幅值輸入信號(hào)和第四電源電平小
幅值輸入信號(hào)的NMOS驅(qū)動(dòng)器控制單元。PMOS驅(qū)動(dòng)器控制單元可以 通過(guò)接收第三電源電平小幅值輸入信號(hào)，可以傳輸?shù)谒碾娫措娖降妮?出信號(hào)，并且通過(guò)接收第四電源電平小幅值輸入信號(hào)，傳輸?shù)谝浑娫?電平的輸出信號(hào)。進(jìn)一步，NMOS驅(qū)動(dòng)器控制單元可以在接收到第四 電源電平小幅值輸入信號(hào)時(shí)，傳輸?shù)谌娫措娖降妮敵鲂盘?hào)，并且可 以在接收到第三電源電平小幅值輸入信號(hào)，傳輸?shù)诙娫措娖降妮敵?信號(hào)。
優(yōu)選地，在電平變換電路中，PMOS驅(qū)動(dòng)器控制單元可以包括用 于傳輸?shù)谒碾娫措娖捷敵鲂盘?hào)的第七晶體管、和用于傳輸?shù)谝浑娫措?平輸出信號(hào)的第八晶體管。當(dāng)?shù)谒碾娫措娖捷敵鲂盘?hào)被傳輸時(shí)，第八 晶體管可以被截止。當(dāng)?shù)谝浑娫措娖捷敵鲂盘?hào)被傳輸時(shí)，第七晶體管 可以被截止。NMOS驅(qū)動(dòng)器控制單元包括用于傳輸?shù)谌娫措娖捷敵?信號(hào)的第九晶體管、和用于傳輸?shù)诙娫措娖捷敵鲂盘?hào)的第十晶體管。 當(dāng)?shù)谌娫措娖捷敵鲂盘?hào)被傳輸時(shí)，第十晶體管可以被截止。進(jìn)一步， 當(dāng)?shù)诙娫措娖捷敵鲂盘?hào)被傳輸時(shí)，第九晶體管可以被截止。
優(yōu)選地，在電平變換電路中，通過(guò)使用觸發(fā)信號(hào)和/或非觸發(fā)信 號(hào)，PMOS驅(qū)動(dòng)器控制單元可以與第一電源中分離，并且NMOS驅(qū)動(dòng) 器控制單元可以與第二電源中分離。
根據(jù)本發(fā)明另一方面的半導(dǎo)體電路包括至少上述的電平變換電路 之一。根據(jù)本發(fā)明另一方面的半導(dǎo)體電路包括驅(qū)動(dòng)電路、緩沖電路、和 電平變換電路，該驅(qū)動(dòng)電路用于產(chǎn)生第三電源電平信號(hào)和第四電源電 平信號(hào)，該緩沖電路接收第三電源電平信號(hào)和第四電源電平信號(hào)并將 其轉(zhuǎn)換成第一電源電平信號(hào)和第二電源電平信號(hào)，并將轉(zhuǎn)換后的信號(hào) 作為第三電源電平信號(hào)和第四電源電平信號(hào)進(jìn)行輸出，該電平變換電 路接收傳輸自緩沖電路的第三電源電平信號(hào)和第四電源電平信號(hào)并將 其轉(zhuǎn)換成第一電源電平信號(hào)和第二電源電平信號(hào)。
根據(jù)本發(fā)明，獨(dú)立的控制信號(hào)被傳輸?shù)津?qū)動(dòng)器控制單元和輸出晶 體管的每一個(gè)，以便防止驅(qū)動(dòng)器控制單元和輸出晶體管在同時(shí)工作并 且減小直通電流。進(jìn)一步，因?yàn)榫w管比率可以被容易地選擇，所以 增加了設(shè)計(jì)靈活性程度，并且速度得到了增強(qiáng)。因此，可以獲得消耗 功率總量少并且以高速工作的電平變換電路。進(jìn)一步，可以獲得包括 該電平變換電路的半導(dǎo)體電路。


圖1A示出了相關(guān)驅(qū)動(dòng)電路的配置；
圖1B示出了另一個(gè)相關(guān)驅(qū)動(dòng)電路的配置；
圖1C示出了另一個(gè)相關(guān)驅(qū)動(dòng)電路的配置；
圖2A示出了圖1A中所示的相關(guān)驅(qū)動(dòng)電路的波形；
圖2B示出了圖1B中所示的相關(guān)驅(qū)動(dòng)電路的波形；
圖2C示出了圖1C中所示的相關(guān)驅(qū)動(dòng)電路的波形；
圖3示出了第一已知的電平變換電路的配置；
圖4示出了第二已知的電平變換電路的配置；
圖5示出了第三已知的電平變換電路的配置；
圖6示出了根據(jù)本發(fā)明的第一實(shí)施例的電平變換電路的配置；
圖7示出了第一實(shí)施例的電平變換電路的波形；
圖8示出了根據(jù)本發(fā)明的第二實(shí)施例的電平變換電路的配置；
圖9示出了根據(jù)本發(fā)明的第三實(shí)施例的電平變換電路的配置；
圖IO示出了第三實(shí)施例的電平變換電路的波形；圖11示出了根據(jù)本發(fā)明的第四實(shí)施例的電平變換電路的配置；和 圖12示出了根據(jù)本發(fā)明的第五實(shí)施例的半導(dǎo)體電路的配置；
具體實(shí)施例方式
現(xiàn)在將參考附圖來(lái)說(shuō)明本發(fā)明的電平變換電路。
(第一實(shí)施例)
將參考圖6和7對(duì)本發(fā)明的第一實(shí)施例進(jìn)行詳細(xì)地說(shuō)明。圖6示 出了該實(shí)施例的電平變換電路。輸入到其上的小幅值電平電壓包括比 電源電壓低的高電平電壓VDDL和比地電壓高的低電平電壓VSSH， 其中保持VDDL>VSSH。電平變換電路包括輸入端子1、輸入定時(shí)控制 單元102、 PMOS驅(qū)動(dòng)器控制單元103、 NMOS驅(qū)動(dòng)器控制單元104、 輸出晶體管MP5、輸出晶體管MN5、數(shù)據(jù)保持單元105、和輸出端子 2。
輸入定時(shí)控制單元102包括具有PMOS晶體管MP1和NMOS晶 體管MN1的第一級(jí)倒相器，其中晶體管MP1和MN1由電源電壓VDDL 到VSSH操作并接收輸入信號(hào)IN。輸入定時(shí)控制單元102進(jìn)一步包括 具有PMOS晶體管MP2和NMOS晶體管MN2的下一級(jí)倒相器，其中 晶體管MP2和MN2由電源電壓VDDL到VSSH操作并接收輸入信號(hào) IN。在第一級(jí)倒相器中，PMOS晶體管MP1的源極連接到電壓VDDL， 其柵極連接到輸入信號(hào)IN，并且其漏極連接到節(jié)點(diǎn)Nl。進(jìn)一步，NMOS 晶體管MN1的源極連接到電壓VSSH，其柵極連接到輸入信號(hào)IN，并 且其漏極連接到節(jié)點(diǎn)Nl。輸入信號(hào)IN被反相，并且經(jīng)反相的信號(hào)被 傳輸?shù)焦?jié)點(diǎn)N1。經(jīng)反相的信號(hào)進(jìn)一步被傳輸?shù)较乱患?jí)倒相器(晶體管 MP2和MN2)和晶體管MP3和MN3的柵極。在下一級(jí)倒相器中，PMOS 晶體管MP2的源極連接到電壓VDDL，其柵極連接到節(jié)點(diǎn)N1，并且其 漏極連接到節(jié)點(diǎn)N2。該下一級(jí)倒相器接收從作為第一級(jí)倒相器的輸出 端的節(jié)點(diǎn)N1輸出的信號(hào)，并且將該輸出信號(hào)作為信號(hào)節(jié)點(diǎn)N2輸出到 PMOS晶體管MP4和NMOS晶體管MN4的源極。PMOS驅(qū)動(dòng)器控制單元103包括PMOS晶體管MP3和NMOS晶 體管MN4。 PMOS晶體管MP3的源極被連接到電源電壓VDD，其柵 極被連接到節(jié)點(diǎn)Nl，并且其漏極被連接到節(jié)點(diǎn)N3。NMOS晶體管MN4 的源極被連接到節(jié)點(diǎn)N2，其柵極被連接到輸入信號(hào)IN，并且其漏極被 連接到節(jié)點(diǎn)N3。 PMOS驅(qū)動(dòng)器控制單元103將其輸出信號(hào)作為信號(hào)節(jié) 點(diǎn)N3傳輸?shù)捷敵鼍w管MP5的柵極。NMOS驅(qū)動(dòng)器控制單元104包 括NMOS晶體管MN3和PMOS晶體管MP4。 NMOS晶體管MN3的 源極被連接到地電壓，其柵極被連接到節(jié)點(diǎn)N1，并且其漏極被連接到 節(jié)點(diǎn)N4。 PMOS晶體管MP4的源極被連接到節(jié)點(diǎn)N2，其柵極被連接 到輸入信號(hào)IN，并且其漏極被連接到節(jié)點(diǎn)N4。 NMOS驅(qū)動(dòng)器控制單元 104將其輸出信號(hào)作為信號(hào)節(jié)點(diǎn)N4傳輸?shù)捷敵鼍w管MN5的柵極。 在此，形成了具有小容量的PMOS晶體管MP3和NMOS晶體管MN3， 以便為節(jié)點(diǎn)N3和N4預(yù)先充電。在此，保持MP3 MN4，Q MN3 MP4。 在這種情況下，每個(gè)晶體管MP3、 MN3、 MP4和MN4具有低閾值(低 電壓Vt)。
輸出晶體管MP5的源極被連接到電源電壓VDD，其柵極被連接 到節(jié)點(diǎn)N3，并且其漏極被連接到輸出OUT。輸出晶體管MN5的源極 被連接到地電壓VSS,其柵極被連接到節(jié)點(diǎn)N4，并且其漏極被連接到 輸出OUT。提供數(shù)據(jù)保持單元105作為保持電路用于保持輸出數(shù)據(jù)。 保持單元105包括倒相器電路INV1和倒相器電路INV2。倒相器電路 INV1使用輸出OUT作為其輸入端。倒相器電路INV2使用倒相器電路 INV1的輸出端作為其輸入端，并且將其輸出信號(hào)傳輸?shù)捷敵鯫UT,即 倒相器電路INV1的輸入端。
輸出晶體管MP5和MN5分別被PMOS驅(qū)動(dòng)器控制單元103和 NMOS驅(qū)動(dòng)器控制單元104所控制。輸入定時(shí)控制單元102控制PMOS 驅(qū)動(dòng)器控制單元103和NMOS驅(qū)動(dòng)器控制單元104的操作定時(shí)。僅當(dāng) 輸入信號(hào)IN的電平為高時(shí)，節(jié)點(diǎn)N3產(chǎn)生單觸發(fā)低信號(hào)并接通輸出晶體管MP5，并且僅當(dāng)輸入信號(hào)IN的電平為低時(shí)，節(jié)點(diǎn)N4產(chǎn)生單觸發(fā) 高信號(hào)并接通輸出晶體管MN5。從而，根據(jù)上述的配置，通過(guò)選擇合 適的單觸發(fā)信號(hào)寬度防止了輸出晶體管MP5和MN5被同時(shí)接通。結(jié) 果，導(dǎo)致輸出OUT以高速躍遷。
提供數(shù)據(jù)保持單元105用于在輸出晶體管MP5和MN5被截止的 期間內(nèi)將輸出數(shù)據(jù)保持一段時(shí)間。進(jìn)一步，為了產(chǎn)生單觸發(fā)信號(hào)，通 過(guò)由輸入定時(shí)控制單元102延遲輸入信號(hào)IN所產(chǎn)生的信號(hào)節(jié)點(diǎn)N2被 傳輸?shù)絅MOS晶體管MN4和PMOS晶體管MP4的源極。從而，僅在 輸入信號(hào)IN為高電平并且信號(hào)節(jié)點(diǎn)N2為低電平的期間內(nèi)，NMOS晶 體管MN4被接通一段時(shí)間期間，以便導(dǎo)致節(jié)點(diǎn)N3躍遷到低電平。僅 在輸入信號(hào)IN為低電平并且信號(hào)節(jié)點(diǎn)N2為高電平的期間內(nèi)，PMOS 晶體管MP4被接通一段時(shí)間期間，以便導(dǎo)致節(jié)點(diǎn)N4躍遷到高電平。 在其它的時(shí)間期間內(nèi)，通過(guò)延遲輸入信號(hào)IN產(chǎn)生的經(jīng)反相的信號(hào)Nl 被傳輸?shù)絇MOS晶體管MP3和NMOS晶體管MN3中的每個(gè)的柵極。 從而，節(jié)點(diǎn)N3被預(yù)先充電到高電平且節(jié)點(diǎn)N4被預(yù)先充電到低電平。 因此，單觸發(fā)信號(hào)的脈沖寬度與輸入定時(shí)控制單元102的延遲量相應(yīng)。
PMOS晶體管MP3的源極電壓和柵極電壓分別被確定為電壓 VDD和電壓VDDL。因此，當(dāng)選擇了滿足表達(dá)式I Vt I < I VDD-VDDL I的預(yù)先確定電壓的時(shí)，節(jié)點(diǎn)N3的電壓保持在VDD電平并且防止了 漂移的出現(xiàn)。類似地，當(dāng)NMOS晶體管MN3的閾值Vt被確定以便保 持表達(dá)式Vt<VSSH-VSS時(shí)，節(jié)點(diǎn)N4的電壓被保持在VSS電平并且防 止了漂移的出現(xiàn)。PMOS晶體管MP3和NMOS晶體管MN3的容量被 確定以便與NMOS晶體管MN4和PMOS晶體管MP4的容量相比足夠 地小。因此，當(dāng)NMOS晶體管MN4和PMOS晶體管MP4被接通時(shí)， PMOS晶體管MP3和NMOS晶體管MN3被略微接通來(lái)保持節(jié)點(diǎn)電勢(shì)。 節(jié)點(diǎn)N3和N4的單觸發(fā)信號(hào)以高速下降和上升。進(jìn)一步， 一旦接收到 從節(jié)點(diǎn)Nl傳輸?shù)男盘?hào)，PMOS晶體管MP3和NMOS晶體管MN3進(jìn) 入導(dǎo)通狀態(tài)，并且一旦接收到從節(jié)點(diǎn)N2傳輸?shù)男盘?hào)，PMOS晶體管MP4和NMOS晶體管MN4進(jìn)入截止?fàn)顟B(tài)，以便節(jié)點(diǎn)N3和N4以高速 上升和下降。從而，節(jié)點(diǎn)N3和N4的單觸發(fā)信號(hào)能夠以高速工作。
進(jìn)一步，低電壓Vt被用于PMOS晶體管MP4和NMOS晶體管 MN4來(lái)增加電路工作速度。還進(jìn)一步，低電壓Vt被用于PMOS晶體 管MP3和NMOS晶體管MN3來(lái)保持預(yù)充電容量。但是，根據(jù)小幅值 信號(hào)電平，使用低電壓Vt可能變得不必要。特別地，全部晶體管可以 以普通晶體管來(lái)構(gòu)成。在該實(shí)施例中，輸入定時(shí)控制單元102包括第 一級(jí)倒相器和具有小容量的下一級(jí)倒相器。但是，本發(fā)明可以實(shí)現(xiàn)而 不局限于上述的配置，只要輸入信號(hào)IN的定時(shí)可以被延遲。
接下來(lái)，圖1中所示的電平變換電路的工作將參考圖示出輸入定 時(shí)的圖7進(jìn)行說(shuō)明。當(dāng)導(dǎo)致輸入信號(hào)IN從電壓VSSH (>VSS)躍遷到 電壓VDDL (<VDD)時(shí)，PMOS晶體管MP1禾B NMOS晶體管MN1 輸出預(yù)先確定的信號(hào)，該預(yù)先確定的信號(hào)是通過(guò)延遲輸入信號(hào)IN的定 時(shí)并且將輸入信號(hào)IN反相到節(jié)點(diǎn)Nl形成的。然后，PMOS晶體管MP2 和NMOS晶體管MN2傳輸信號(hào)節(jié)點(diǎn)N2，信號(hào)節(jié)點(diǎn)N2是將節(jié)點(diǎn)Nl 的輸入信號(hào)延遲形成的。因?yàn)殡妷篤DDL和電壓VSSH作為電源被用 于信號(hào)節(jié)點(diǎn)Nl和信號(hào)節(jié)點(diǎn)N2，因此從節(jié)點(diǎn)Nl和N2輸出的輸出信號(hào) 實(shí)施VDDL操作和VSSH操作。雖然輸入信號(hào)IN被直接傳輸?shù)絅MOS 晶體管MN4，但是NMOS晶體管MN4從截止?fàn)顟B(tài)變化到接通狀態(tài)， 以便從節(jié)點(diǎn)N3吸引預(yù)先確定數(shù)量的電荷。從而，節(jié)點(diǎn)N3的電平變低 (VSSH)。
當(dāng)節(jié)點(diǎn)N2從低電平充電到高電平時(shí)，NMOS晶體管MN4被截止。 但是，因?yàn)楣?jié)點(diǎn)Nl在大約同時(shí)從高電平(VDDL)切換到低電平 (VSSH)，所以節(jié)點(diǎn)N3被預(yù)先充電到VDD電平。 一旦接收到節(jié)點(diǎn) N3的電壓，PMOS晶體管MP5被導(dǎo)通并且導(dǎo)致輸出OUT從低電平躍 遷到高電平。因?yàn)榇藭r(shí)節(jié)點(diǎn)N4被保持在低電平，所以NMOS晶體管 MN5保持截止。特別地，NMOS晶體管MN5在PMOS晶體管MP5接通的期間內(nèi)保持截止一段時(shí)間期間。因此，在該路徑中沒(méi)有直通電流 產(chǎn)生。
當(dāng)導(dǎo)致輸入信號(hào)IN從電壓VDDL (<VDD)躍遷到電壓VSSH (>VSS)時(shí)，輸入信號(hào)IN被直接傳輸?shù)絇MOS晶體管MP4。此時(shí)， PMOS晶體管MP4從截止?fàn)顟B(tài)切換到接通狀態(tài)以便節(jié)點(diǎn)N4被充電到 高電平(VDDL)。當(dāng)節(jié)點(diǎn)N2從高電平被切換到低電平時(shí)，PMOS晶 體管MP4截止。但是，因?yàn)楣?jié)點(diǎn)N1在大約同時(shí)從低電平(VSSH)切 換到高電平(VDDL)，所以從節(jié)點(diǎn)N4吸引預(yù)先確定數(shù)量的電荷，以 便節(jié)點(diǎn)N4的電平降低到低(VSS)電平。 一旦接收到節(jié)點(diǎn)N4的電壓， NMOS晶體管MN5被導(dǎo)通并且導(dǎo)致輸出OUT從高電平躍遷到低電平。 因?yàn)榇藭r(shí)節(jié)點(diǎn)N3被保持在高電平，PMOS晶體管MP5保持截止。特 別地，PMOS晶體管MP5在NMOS晶體管MN5接通的期間內(nèi)保持截 止一段時(shí)間期間。因此，在該路徑中沒(méi)有直通電流產(chǎn)生。
從而，根據(jù)上述的實(shí)施例，輸入信號(hào)、經(jīng)延遲和經(jīng)反相的輸入信 號(hào)、以及經(jīng)延遲的輸入信號(hào)被傳輸?shù)絇MOS和NMOS驅(qū)動(dòng)器控制單元 103和104。進(jìn)一步，驅(qū)動(dòng)電路的晶體管的導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)被分別 控制。因此，PMOS和NMOS驅(qū)動(dòng)器控制單元103和104不產(chǎn)生直通 電流并且以高速工作。進(jìn)一步，因?yàn)镻MOS和NMOS驅(qū)動(dòng)器控制單元 103和104產(chǎn)生的信號(hào)被傳輸?shù)捷敵鰡卧木w管，因此晶體管可以被 單獨(dú)地控制。從而，輸出單元不產(chǎn)生直通電流并且以高速工作。
(第二實(shí)施例)
將參考圖8對(duì)本發(fā)明的第二實(shí)施例進(jìn)行詳細(xì)地說(shuō)明。在該圖中， 示出了該實(shí)施例的電平變換電路的范例。該實(shí)施例的電平變換電路的 工作與第一實(shí)施例的電平變換電路的工作幾乎一樣。但是，在第一實(shí) 施例中，低電壓Vt被用于晶體管MP3、 MN3、 MP4和MN4來(lái)增加工 作速度。結(jié)果，當(dāng)每個(gè)使用低電壓Vt的晶體管的閾值下降或顯著的低 時(shí)，產(chǎn)生電流Ioff (子閾值泄漏電流)，即使電壓Vgs是OV。當(dāng)僅提供一個(gè)電平變換電路時(shí)，電流Ioff可以忽略。但是在VLSI電路包括多 個(gè)上述的電平變換電路的情況下，上述泄漏電流的總數(shù)值經(jīng)常顯著地 高。因此，在本實(shí)施例中，電平變換電路提供有抵抗子閾值泄漏電流 的措施。
當(dāng)作為外部控制信號(hào)的信號(hào)ACT的電平為高并且電平變換電路工 作時(shí)，子閾值泄漏電流是可接受的。但是，當(dāng)信號(hào)ACT的電平為低并 且電平變換電路不工作時(shí)，即，當(dāng)電平變換電路堅(jiān)持在待用狀態(tài)時(shí)， 電平變換電路受到控制以便除去子閾值泄漏電流。
與第一實(shí)施例的電平變換電路相比，觸發(fā)信號(hào)以及將觸發(fā)信號(hào) ACT反相而產(chǎn)生的信號(hào)/ACT被作為附加控制信號(hào)，傳輸?shù)奖緦?shí)施例 的電平變換電路。進(jìn)一步，下面的電路被增加到該實(shí)施例的電平變換 電路。更特別地，包括PMOS晶體管MP8和NMOS晶體管MN8的轉(zhuǎn) 換開(kāi)關(guān)TG1被插入到節(jié)點(diǎn)N1和輸出OUT之間。進(jìn)一步，包括PMOS 晶體管MP7和NMOS晶體管MN7的轉(zhuǎn)換開(kāi)關(guān)TG2被插入到節(jié)點(diǎn)Nl 和晶體管MP1和MN1之間。更進(jìn)一步，PMOS晶體管MP6和MP9被 并聯(lián)插入到PMOS晶體管MP3和電源電壓VDD之間。PMOS晶體管 MP6的柵極被連接到節(jié)點(diǎn)Nl并且PMOS晶體管MP9的柵極被連接到 經(jīng)反相的觸發(fā)信號(hào)/ACT。
另外，NMOS晶體管MN6和MN9被并聯(lián)插入到NMOS晶體管 MN3和地電壓VSS之間。NMOS晶體管MN6的柵極被連接到節(jié)點(diǎn)Nl 并且NMOS晶體管MN9的柵極被連接到觸發(fā)信號(hào)ACT。當(dāng)信號(hào)ACT 為高電平時(shí)，轉(zhuǎn)換開(kāi)關(guān)TG2被接通并且從PMOS晶體管MP1和NMOS 晶體管MN1傳輸來(lái)的輸出被連接到節(jié)點(diǎn)N1。相反地，當(dāng)信號(hào)ACT為 低電平時(shí)，轉(zhuǎn)換開(kāi)關(guān)TG2被截止，并且節(jié)點(diǎn)N1通過(guò)轉(zhuǎn)換開(kāi)關(guān)TG1被 連接到輸出OUT。當(dāng)信號(hào)ACT為高電平時(shí)，轉(zhuǎn)換開(kāi)關(guān)TG1保持截止。 但是，當(dāng)信號(hào)ACT為低電平時(shí)，轉(zhuǎn)換開(kāi)關(guān)TG1被選擇以便將輸出OUT 連接到節(jié)點(diǎn)N1。當(dāng)外部傳輸信號(hào)ACT為低電平時(shí)，電平變換電路不工作并且保持在備用狀態(tài)。在這種狀態(tài)，電平變換電路受到控制以便除 去子閾值泄漏電流。
將參考圖8中圖示出的電路說(shuō)明第二實(shí)施例。
當(dāng)觸發(fā)信號(hào)ACT為高電平時(shí)，這意味著非觸發(fā)信號(hào)/ ACT為低電 平，轉(zhuǎn)換開(kāi)關(guān)TG2被接通并且轉(zhuǎn)換開(kāi)關(guān)TG1被截止。因?yàn)樾盘?hào)節(jié)點(diǎn) Nl被傳輸?shù)絇MOS晶體管MP6和NMOS晶體管MN6的每一個(gè)的柵 極，所以PMOS晶體管MP6和NMOS晶體管MN6被接通和截止，與 PMOS晶體管MP3和NMOS晶體管MN3的情況一樣。但是，因?yàn)镻MOS 晶體管MP9和NMOS晶體管MN9保持接通并且PMOS晶體管MP3 和NMOS晶體管MN3被分別連接到它們的電源，因此，本實(shí)施例的電 路配置和操作與第一實(shí)施例的相同。因此，將不再說(shuō)明本實(shí)施例的電 平變換電路的工作情況。
當(dāng)觸發(fā)信號(hào)ACT的電平為低時(shí)，這就意味著非觸發(fā)信號(hào)/ACT 的電平為高，PMOS晶體管MP9和NMOS晶體管MN9保持截止，包 括PMOS晶體管MP7和NMOS晶體管MN7的轉(zhuǎn)換開(kāi)關(guān)TG2保持截止， 并且，包括PMOS晶體管MP8和NMOS晶體管MN8的轉(zhuǎn)換開(kāi)關(guān)TG1 保持接通。從包括PMOS晶體管MP1和NMOS晶體管MN1的第一級(jí) 倒相器電路傳輸來(lái)的信號(hào)被中斷，以致在輸出OUT和節(jié)點(diǎn)Nl之間出 現(xiàn)短路。例如，當(dāng)輸出OUT的電平為低時(shí)，信號(hào)節(jié)點(diǎn)N1的電平變?yōu)?低，以便信號(hào)節(jié)點(diǎn)Nl被傳輸?shù)絇MOS晶體管MP6和MP3、以及NMOS 晶體管MN3和MN6的每一個(gè)柵極。PMOS晶體管MP6和MP3被接 通且NMOS晶體管MN3和MN6被截止。因?yàn)镹MOS晶體管MN3的 閾值為低，所以即使NMOS晶體管MN3被截止也可能出現(xiàn)子閾值泄漏 電流。但是，因?yàn)镹MOS晶體管MN6被截止，所以在電源電壓VDD 和地電壓VSS之間沒(méi)有泄漏電流產(chǎn)生。
進(jìn)一步，當(dāng)輸出OUT的電平為高時(shí)，信號(hào)節(jié)點(diǎn)Nl的電平變?yōu)楦?，以致信?hào)節(jié)點(diǎn)Nl被傳輸?shù)絇MOS晶體管MP6和MP3、以及NMOS 晶體管MN3和MN6的每一個(gè)柵極。PMOS晶體管MP6和MP3被截 止且NMOS晶體管MN3禾B MN6被接通。因?yàn)镹MOS晶體管MN3的 閾值為低，所以即使PMOS晶體管MP3被截止也可能出現(xiàn)子閾值泄漏 電流。但是，因?yàn)镻MOS晶體管MP6被截止，所以在電源電壓VDD 和地電壓VSS之間沒(méi)有泄漏電流產(chǎn)生。
在電平變換電路處于待用狀態(tài)期間，當(dāng)導(dǎo)致輸入信號(hào)IN躍遷并且 NMOS晶體管MN4和PMOS晶體管MP4的接通狀態(tài)和截止?fàn)顟B(tài)發(fā)生 改變時(shí)，根據(jù)從輸出OUT傳輸來(lái)的信號(hào)，在電源電壓VDD和地電壓 VSS之間的PMOS晶體管MP6或NMOS晶體管MN6被截止。因此， 節(jié)點(diǎn)N3和/或節(jié)點(diǎn)N4的電平不變化并且輸出電平保持在鎖定狀態(tài)。
如上所述，當(dāng)電平變換電路處于待用狀態(tài)時(shí)，信號(hào)ACT被保持在 低電平，這意味著非觸發(fā)信號(hào)/ACT保持在高電平。從而，當(dāng)輸出數(shù) 據(jù)被保持時(shí)，子閾值泄漏電流可以被去除。雖然在本實(shí)施例中信號(hào)OUT 被反饋到節(jié)點(diǎn)Nl，但是任何作為信號(hào)OUT工作的信號(hào)都可以被用來(lái) 作為反饋到節(jié)點(diǎn)Nl的信號(hào)。進(jìn)一步，根據(jù)本實(shí)施例，提供了 PMOS 晶體管MP6和MP9、和NMOS晶體管MN6和MN9，作為抵抗子閾值 泄漏電流的的措施，該子閾值泄漏電流由PMOS晶體管MP3和NMOS 晶體管MN3產(chǎn)生。但是，當(dāng)PMOS晶體管MP3和NMOS晶體管MN3 不產(chǎn)生子閾值泄漏電流時(shí)，PMOS晶體管MP6和MP9、以及NMOS 晶體管MN6和MN9是不必要的。
本實(shí)施例使得能夠去除當(dāng)?shù)碗妷篤t被用于上述的晶體管時(shí)所產(chǎn) 生的子閾值泄漏電流。因此，電壓Vt的閾值可以被降低，以致比第一 實(shí)施例中的低。從而，本實(shí)施例中電平變換電路的工作速度可以進(jìn)一 步增加。
(第三實(shí)施例)下面，將參考圖9和IO對(duì)本發(fā)明的第三實(shí)施例進(jìn)行詳細(xì)地說(shuō)明。
圖9示出了本實(shí)施例的電平變換電路的范例。雖然除了當(dāng)輸入出現(xiàn)變 化時(shí)，包括第一實(shí)施例的PMOS晶體管MP5和NMOS晶體管MN5的 輸出晶體管都保持截止，但是本實(shí)施例的包括PMOS晶體管MP12和 NMOS晶體管MN12的輸出晶體管在所有時(shí)間都被驅(qū)動(dòng)。因此，本實(shí) 施例的電平變換電路無(wú)需上述的數(shù)據(jù)保持單元。本實(shí)施例的電平變換 電路包括輸入端子l，輸入信號(hào)IN傳輸?shù)皆摱俗?，PMOS驅(qū)動(dòng)器控制 單元402， NMOS驅(qū)動(dòng)器控制單元403， PMOS側(cè)電源控制單元404， NMOS側(cè)電源控制單元405，輸出晶體管MP12和MN12，用于輸出輸 出信號(hào)OUT的輸出端子2，和輸出數(shù)據(jù)反饋單元406。
PMOS驅(qū)動(dòng)器控制單元40 2包括NMOS晶體管MNll、 PMOS晶 體管MPIO、和PMOS晶體管MP15。 NMOS晶體管MN11的源極被連 接到電源VSSH，其柵極被連接到輸入信號(hào)IN，并且其漏極被連接到 節(jié)點(diǎn)N5。 PMOS晶體管MP10的源極被連接到節(jié)點(diǎn)N5，其柵極被連接 到輸出信號(hào)OUT，并且其漏極被連接到PMOS晶體管MP15。 PMOS 晶體管MP15的漏極被連接到PMOS晶體管MP10的源極，其柵極被 連接到地電壓VSS，并且其源極被連接到電源VDD。在此，NMOS晶 體管MNll是使用低電壓Vt的晶體管。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VSSH躍遷到電平VDDL，NMOS晶體 管MNll被接通并將電源電勢(shì)VSSH傳輸?shù)焦?jié)點(diǎn)N5。輸出信號(hào)OUT 是低電平輸出并且而后PMOS晶體管MP10被接通。但是，因?yàn)檫B接 到PMOS晶體管MP10的源極側(cè)的PMOS晶體管MP15的驅(qū)動(dòng)能力降 低，以致與NMOS晶體管MNll的驅(qū)動(dòng)能力相比幾乎可以忽略，導(dǎo)致 節(jié)點(diǎn)N5以高速躍遷到電平VSSH。當(dāng)輸出信號(hào)OUT的電平變?yōu)楦唠?平時(shí)，PMOS晶體管MP10被截止。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VDDL躍遷到電平VSSH時(shí)，NMOS 晶體管MN11被截止。此時(shí)，輸出信號(hào)OUT為高電平輸出且PMOS晶體管MP10保持截止。節(jié)點(diǎn)N5保持在電平VSSH。因?yàn)檩敵鲂盘?hào)OUT 依據(jù)從NMOS驅(qū)動(dòng)器控制單元403傳輸來(lái)的信號(hào)而變成低電平輸出， PMOS晶體管MP10被接通且節(jié)點(diǎn)N5的電平變成高電平。
NMOS驅(qū)動(dòng)器控制單元403包括PMOS晶體管MPll、 NMOS晶 體管MNIO、和NMOS晶體管MN15。 PMOS晶體管MP11的源極被連 接到電源VDDL,其柵極被連接到輸入信號(hào)IN，并且其漏極被連接到 節(jié)點(diǎn)N6。 NMOS晶體管MN10的漏極被連接到節(jié)點(diǎn)N6，其柵極被連 接到輸出信號(hào)OUT，并且其源極被連接到NMOS晶體管MN15的漏極。 NMOS晶體管MN15的漏極被連接到NMOS晶體管MN10的源極，其 柵極被連接到電源電壓VDD，并且其源極被連接到地電壓VSS。在此， PMOS晶體管MP11是使用低電壓Vt的晶體管。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VSSH躍遷到電平VDDL時(shí)，PMOS 晶體管MP11被截止。此時(shí)，輸出信號(hào)OUT為低電平輸出，且NMOS 晶體管MN10保持截止，且節(jié)點(diǎn)N6保持在電平VDDL。因?yàn)檩敵鲂盘?hào) OUT依據(jù)從PMOS驅(qū)動(dòng)器控制單元402傳輸來(lái)的信號(hào)而變成高電平輸 出，所以NMOS晶體管MN10被接通且節(jié)點(diǎn)N6的電平變成低電平。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VDDL躍遷到電平VSSH時(shí)，PMOS 晶體管NP11被接通，以致節(jié)點(diǎn)N6變成高電平VDDL。此時(shí)，輸出信 號(hào)OUT為高電平輸出且NMOS晶體管MN10保持接通。但是，因?yàn)?連接到NMOS晶體管MN10的源極側(cè)的NMOS晶體管MN15的驅(qū)動(dòng)能 力降低，以致與PMOS晶體管MPll的驅(qū)動(dòng)能力相比幾乎可以忽略， 導(dǎo)致節(jié)點(diǎn)N6以高速躍遷到電平VDDL。當(dāng)輸出信號(hào)OUT的電平變?yōu)?低電平時(shí)，NMOS晶體管MN10被截止。
輸出晶體管MP12的漏極被連接到輸出信號(hào)OUT，其柵極被連接 到節(jié)點(diǎn)N5，并且其源極被連接到PMOS晶體管MP13的漏極。進(jìn)一步， 輸出晶體管MP12的漏極被連接到輸出信號(hào)OUT，其柵極被連接到節(jié)點(diǎn)N6，并且其源極被連接到NMOS晶體管MN13的漏極。
PMOS側(cè)電源控制單元404包括PMOS晶體管MP13和PMOS晶 體管MP14。 PMOS晶體管MP13的漏極被連接到PMOS晶體管MP12 的源極，其柵極被連接到節(jié)點(diǎn)N7，并且其源極被連接到電源VDD。 PMOS晶體管MP14的漏極被連接到PMOS晶體管MP12的源極，其 柵極被連接到節(jié)點(diǎn)N8，其源極被連接到電源電壓VDD。通過(guò)延遲輸出 信號(hào)OUT產(chǎn)生的信號(hào)N8被傳輸?shù)絇MOS晶體管MP14的柵極，且通 過(guò)將輸出信號(hào)OUT反相產(chǎn)生的信號(hào)N7被傳輸?shù)絇MO S晶體管MP13 的柵極。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VSSH躍遷到電平VDDL時(shí)，導(dǎo)致節(jié) 點(diǎn)N5以高速?gòu)碾娖絍DD躍遷到電平VSSH， PMOS晶體管MP12被 接通，且輸出信號(hào)OUT的電平以高速升高到高電平。在上述躍遷出現(xiàn) 時(shí)，PMOS晶體管MP14保持接通且PMOS晶體管MP13保持截止。 因?yàn)槭褂昧藵M足表達(dá)式Ids (MP14) >>Ids (MP13)禾P Ids (MP12) >> Ids(MP13)的預(yù)先確定的晶體管，在導(dǎo)致節(jié)點(diǎn)N5躍遷的過(guò)程中，PMOS 晶體管MP14保持接通。接下來(lái)，從電源VDD傳輸出大電流且導(dǎo)致輸 出信號(hào)OUT以高速躍遷到高電平。在躍遷結(jié)束且輸出信號(hào)OUT變化 之后，PMOS晶體管MP14被截止且PMOS晶體管MP13被接通。因 此，電流源容量的大部分都損失了，雖然數(shù)據(jù)可以被保持在那里。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VDDL躍遷到電平VSSH時(shí)，導(dǎo)致節(jié) 點(diǎn)N5從電平VSSH躍遷到電平VDD。在上述躍遷出現(xiàn)時(shí)，PMOS晶 體管MP14保持截止且PMOS晶體管MP13保持接通。進(jìn)一步，通過(guò) PMOS晶體管MP12和MP13在輸出OUT和電源VDD之間出現(xiàn)短路。 但是，因?yàn)殡娏髟慈萘康拇蟛糠侄紦p失了，所以NMOS側(cè)電源控制單 元405的NMOS晶體管MN14和MN12被接通，以便導(dǎo)致輸出OUT 以高速躍遷到低電平。由于變成低電平，PMOS驅(qū)動(dòng)器控制單元402 的PMOS晶體管MP10被接通。從而，節(jié)點(diǎn)N5被充電到電平VDD，并且PMOS晶體管MP12被截止。
NMOS側(cè)電源控制單元405包括NMOS晶體管MN13和NMOS 晶體管MN14。 NMOS晶體管MN13的漏極被連接到NMOS晶體管 MN12的源極，其柵極被連接到節(jié)點(diǎn)N7，其源極被連接到電源VSS。 NMOS晶體管MN14的漏極被連接到NMOS晶體管MN12的源極，其 柵極被連接到節(jié)點(diǎn)N8，其源極被連接到電源電壓VSS。通過(guò)延遲輸出 信號(hào)OUT產(chǎn)生的信號(hào)N8被傳輸?shù)絅MOS晶體管MN14的柵極，且通 過(guò)將輸出信號(hào)OUT反相產(chǎn)生的信號(hào)N7被傳輸?shù)絅MO S晶體管MN13 的柵極。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VSSH躍遷到電平VDDL時(shí)，導(dǎo)致節(jié) 點(diǎn)N6從電平VDDL躍遷到電平VSS。在上述躍遷出現(xiàn)時(shí)，NMOS晶 體管MN14保持截止且NMOS晶體管MN13保持接通。如在PMOS側(cè) 電源控制單元404的情況下一樣，使用了滿足表達(dá)式Ids(MP14)>〉 Ids (MP13)和Ids (MP12) 〉>Ids (MP13)的預(yù)先確定的晶體管。因此， 通過(guò)NMOS晶體管MN12和MN13在輸出OUT和電源VSS之間出現(xiàn) 短路電路。但是，因?yàn)殡娏髟慈萘康拇蟛糠侄紦p失了，所以PMOS側(cè) 電源控制單元404的PMOS晶體管MP14和MP12被接通，從而導(dǎo)致 輸出信號(hào)OUT以高速躍遷到高電平。由于躍遷到高電平，NMOS驅(qū)動(dòng) 器控制單元403的NMOS晶體管MN10被接通。從而，預(yù)先確定數(shù)量 的電荷被從節(jié)點(diǎn)N6汲取出，以致節(jié)點(diǎn)N6的電平降低到電平VSS，并 且NMOS晶體管MN12被截止。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VDDL躍遷到電平VSSH時(shí)，PMOS 晶體管MP11被接通，導(dǎo)致節(jié)點(diǎn)N6以高速?gòu)碾娖絍SS躍遷到電平 VDDL， NMOS晶體管MN12被接通，且輸出信號(hào)OUT的電平以高速 降低到低電平。因?yàn)樵谏鲜鲕S遷出現(xiàn)時(shí)，NMOS晶體管MN14保持接 通，所以大電流被施加，以致輸出信號(hào)OUT的電平變成低電平。在躍 遷結(jié)束且輸出信號(hào)OUT變化之后，NMOS晶體管MN14被截止且NMOS晶體管MN13被接通。因此，電流源容量的大部分都損失了， 雖然數(shù)據(jù)可以被保持在那里。
輸出數(shù)據(jù)反饋單元406包括倒相電路INV3和倒相電路INV4。輸 出信號(hào)OUT被輸入到倒相電路INV3。倒相電路INV3傳輸經(jīng)反相的信 號(hào)N7。 一旦接收經(jīng)反相的信號(hào)N7時(shí)，倒相電路INV4將該輸入信號(hào)延 遲并倒相，從而產(chǎn)生并輸出信號(hào)NS。進(jìn)一步，當(dāng)輸出信號(hào)OUT被導(dǎo) 致從低電平躍遷到高電平時(shí)，節(jié)點(diǎn)N7最好以高速將NMOS晶體管 MN13截止。相反地，節(jié)點(diǎn)N8需要被延遲，以便在輸出信號(hào)的躍遷完 成之后將PMOS晶體管MP17截止。在該實(shí)施例中，倒相器INV4作為 延遲裝置。但是，延遲裝置是可以通過(guò)已知的技術(shù)實(shí)現(xiàn)的，而不局限 于上述的一級(jí)倒相器INV4。
在本實(shí)施例中，PMOS驅(qū)動(dòng)器控制單元402和NMOS驅(qū)動(dòng)器控制 單元403都可以高速上升和下降。例如，當(dāng)NM0S晶體管MN11被接 通，與被吸取到電源VSSH的電流相比，從電源VDD傳輸?shù)焦?jié)點(diǎn)N5 的電流可以忽略，從而導(dǎo)致節(jié)點(diǎn)N5以高速躍遷。進(jìn)一步，當(dāng)PMOS 晶體管MP12被接通，與從PMOS側(cè)電源控制單元404傳輸來(lái)的電流 相比，從輸出OUT傳輸?shù)絅MOS側(cè)電源控制單元405的電流可以忽略。 因此，很難在輸出晶體管MP12和MN12之間產(chǎn)生直通電流。結(jié)果， 輸出晶體管MP12和MN12可以高速工作。在輸出晶體管MP12和MN12 工作之后，由輸出數(shù)據(jù)反饋單元406保持的電流被傳輸。因此，獲得 了與第一實(shí)施例相同的效果。
如己經(jīng)說(shuō)明的那樣，根據(jù)第三實(shí)施例的配置，驅(qū)動(dòng)晶體管的接通 側(cè)被設(shè)計(jì)為面向高速，并且其截止側(cè)被設(shè)計(jì)為面向低速。但是，因?yàn)?驅(qū)動(dòng)晶體管的電源受到控制，從而控制輸出，所以可以在不使用輸出 數(shù)據(jù)保持電路的情況下獲得與第一實(shí)施例相同的效果。
(第四實(shí)施例)下面，將參考圖ll對(duì)本發(fā)明的第四實(shí)施例進(jìn)行詳細(xì)地說(shuō)明。該圖 示出了本實(shí)施例的電平變換電路的范例。與第三實(shí)施例的電平變換電 路相比，該電平變換電路具有抵抗子閾值泄漏電流的措施。進(jìn)一步，
當(dāng)作為外部控制信號(hào)的信號(hào)ACT為高電平時(shí)，該實(shí)施例的電平變換電
路工作且接受子閾值泄漏電流。特別地，當(dāng)電平變換電路處于工作狀 態(tài)時(shí)，本實(shí)施例的電平變換電路接受子閾值泄漏電流。相反地，當(dāng)信
號(hào)ACT為低電平時(shí)，電平變換電路不工作。特別地，電平變換電路進(jìn) 入待用狀態(tài)。在待用狀態(tài)，電平變換電路受到控制，以便去除子閾值 泄漏電流。
本實(shí)施例的電平變換電路與第三實(shí)施例中的電平變換電路的不同 之處在于經(jīng)反相的觸發(fā)信號(hào)/ ACT被傳輸?shù)絇MOS晶體管MP15的柵 極，觸發(fā)信號(hào)ACT被傳輸?shù)絅MOS晶體管MN15的柵極，并且信號(hào)節(jié) 點(diǎn)N9被傳輸?shù)絇MOS晶體管MP14和NMOS晶體管MN14的每一個(gè) 的柵極。進(jìn)一步，轉(zhuǎn)換開(kāi)關(guān)TG3和TG4被增加到該實(shí)施例的電平變換 電路中。轉(zhuǎn)換開(kāi)關(guān)TG3接收信號(hào)節(jié)點(diǎn)N7，作為輸入信號(hào)，并且當(dāng)經(jīng)反 相的觸發(fā)信號(hào)/ ACT的電平為高時(shí)被觸發(fā)，以便將信號(hào)節(jié)點(diǎn)N7傳輸?shù)?節(jié)點(diǎn)N9。轉(zhuǎn)換開(kāi)關(guān)TG4接收信號(hào)節(jié)點(diǎn)N8，作為輸入信號(hào)，并且當(dāng)觸 發(fā)信號(hào)ACT的電平為高時(shí)被觸發(fā)，以便將信號(hào)節(jié)點(diǎn)N8傳輸?shù)焦?jié)點(diǎn)N9。
在本實(shí)施例中，觸發(fā)信號(hào)ACT作為外部控制信號(hào)被傳輸?shù)絅MOS 晶體管MN15，并且經(jīng)反相的觸發(fā)信號(hào)/ACT作為控制信號(hào)被傳輸?shù)?PMOS晶體管MP15。當(dāng)觸發(fā)信號(hào)ACT的電平為高時(shí)，電平變換電路 工作，與第三實(shí)施例中的情況相同。但是，當(dāng)觸發(fā)信號(hào)ACT的電平為 低時(shí)，電平變換電路進(jìn)入備用狀態(tài)，其中PMOS晶體管MP15和NMOS 晶體管MN15被截止以致電流被切斷。進(jìn)一步，當(dāng)電平變換電路處于 工作狀態(tài)時(shí)，信號(hào)節(jié)點(diǎn)N8被使用，作為反饋信號(hào)被傳輸?shù)絇MOS晶體 管MP14和NMOS晶體管MN14。但是，當(dāng)電平變換電路處于待用狀 態(tài)時(shí)，信號(hào)節(jié)點(diǎn)N7作為反饋信號(hào)被使用。特別地，當(dāng)電平變換電路處 于待用狀態(tài)時(shí)，信號(hào)節(jié)點(diǎn)N7被連接到PMOS晶體管MP6和MP7、以及NMOS晶體管MN6和MN7的柵極。
下面，將說(shuō)明本實(shí)施例的電平變換電路的工作。當(dāng)電平變換電路 處于工作狀態(tài)時(shí)(觸發(fā)信號(hào)ACT的電平為高且經(jīng)反相的觸發(fā)信號(hào)/ ACT的電平為低時(shí))，PMOS晶體管MP15的柵極保持在低電平且 NMOS晶體管MN15的柵極保持在高電平。節(jié)點(diǎn)N9被連接到節(jié)點(diǎn)N8 并且轉(zhuǎn)換開(kāi)關(guān)TG2被接通。因?yàn)楸緦?shí)施例的連接和工作與第三實(shí)施例 的相同，所以不再說(shuō)明本實(shí)施例的工作。
當(dāng)電平變換電路處于待用狀態(tài)時(shí)(觸發(fā)信號(hào)ACT的電平為低且經(jīng) 反相的觸發(fā)信號(hào)/ ACT的電平為高時(shí))，PMOS晶體管MP15和NMOS 晶體管MN15被截止。因?yàn)榈碗妷篤t被用于NMOS晶體管MN11和 PMOS晶體管MPll，所以可能出現(xiàn)子閾值泄漏電流，并且待用泄漏電 流可能增加，即使柵一源極電壓Vgs為0V。但是，因?yàn)镻MOS晶體管 MP15和NMOS晶體管MN15被經(jīng)反相的觸發(fā)信號(hào)/ ACT和觸發(fā)信號(hào) ACT截止，到電源VDD和電源VSS的電流通路被切斷，以致PMOS 和NMOS驅(qū)動(dòng)器電路不產(chǎn)生備用泄漏電流。進(jìn)一步，轉(zhuǎn)換開(kāi)關(guān)TG3被 接通，節(jié)點(diǎn)N9被連接到節(jié)點(diǎn)N7，并且從節(jié)點(diǎn)N7傳輸出來(lái)的信號(hào)被傳 輸?shù)絇MOS側(cè)電源控制單元404的PMOS晶體管MP13和MP14以及 NMOS側(cè)電源控制單元405的NMOS晶體管MN13和MN14中的每一 個(gè)，以便PMOS側(cè)的晶體管或NOMS側(cè)的晶體管都被截止。因此，對(duì) 于輸出級(jí)的晶體管，到電源VDD的電流路徑或到電源VSS的電流路 徑都被切斷了，以致電源控制電路不產(chǎn)生待用泄漏電流。
當(dāng)電平變換電路處于待用狀態(tài)(觸發(fā)信號(hào)ACT的電平為低且經(jīng)反 相的觸發(fā)信號(hào)/ACT的電平為高時(shí))并且導(dǎo)致輸入信號(hào)IN從電平 VSSH躍遷到電平VDDL時(shí)，電平變換電路的工作情況如下。當(dāng)導(dǎo)致 輸入信號(hào)IN躍遷到電平VSSH時(shí)，PMOS晶體管MPll被接通，節(jié)點(diǎn) N6為高電平，NMOS晶體管MN12、 MN13和MN14被接通，并且處 于低電平信號(hào)的輸出信號(hào)OUT被傳輸。當(dāng)導(dǎo)致輸入信號(hào)IN躍遷到電平VDDL時(shí)，PMOS晶體管MP11被截止，NMOS晶體管MN11被接 通，節(jié)點(diǎn)N5的電平變?yōu)榈碗娖?，并且PMOS晶體管MP12被接通。雖 然而后PMOS晶體管MPll被截止，但是NMOS晶體管MN10和MN15 也被截止。因此，節(jié)點(diǎn)N6保持在電平VDDL，該電平為高電平，并且 NMOS晶體管MN12保持接通。因此，PMOS晶體管MP12和NMOS 晶體管MN12都被接通。依據(jù)輸出信號(hào)OUT， PMOS晶體管MP13和 MP14被截止并且NMOS晶體管MN13和MN14被接通。進(jìn)一步，輸 出信號(hào)被保持在低電平，以便保持先前的輸出狀態(tài)。進(jìn)一步，因?yàn)镻MOS 晶體管MPll、和NMOS晶體管MN10和MN15保持截止，所以節(jié)點(diǎn) N6產(chǎn)生漂移。但是，因?yàn)镻MOS晶體管MPll使用低電壓Vt，所以節(jié) 點(diǎn)N6由于子閾值泄漏電流而保持在高電平。
當(dāng)導(dǎo)致輸入信號(hào)IN從電平VDDL躍遷到電平VSSH時(shí)，電平變 換電路的工作情況如下。當(dāng)輸入信號(hào)IN處于電平VDDL時(shí)，NMOS 晶體管MN11被接通，節(jié)點(diǎn)N5保持在低電平，PMOS晶體管MP12、 MP13和MP14被接通，并且輸出信號(hào)OUT處于高電平。當(dāng)導(dǎo)致輸入 信號(hào)IN躍遷到電平VSSH時(shí)，NMOS晶體管MN11被截止，且PMOS 晶體管MPll被接通，以致節(jié)點(diǎn)N6的電平變?yōu)楦唠娖?，并且NMOS 晶體管MN12被接通。雖然而后NMOS晶體管MN11被截止，但是 PMOS晶體管MP10和MP15也被截止。因此，節(jié)點(diǎn)N5保持在電平 VSSH，該電平為低電平，并且PMOS晶體管MP12保持接通。
因此，PMOS晶體管MP12和NMOS晶體管MN12都被接通。由 于輸出信號(hào)OUT, PMOS晶體管MP13和MP14被接通并且NMOS晶 體管MN13和MN14被截止。進(jìn)一步，輸出信號(hào)被保持在高電平，以 便保持先前的輸出狀態(tài)。進(jìn)一步，因?yàn)槎驪MOS晶體管MP15和 MP10、和NM0S晶體管MN11保持截止，所以節(jié)點(diǎn)N5產(chǎn)生漂移。但 是，因?yàn)镹MOS晶體管MNll使用低電壓Vt，所以節(jié)點(diǎn)N5由于子閾 值泄漏電流保持在低電平。如已經(jīng)說(shuō)明的那樣，在電平變換電路處于待用狀態(tài)期間，導(dǎo)致輸
入信號(hào)IN從一個(gè)電平躍遷到另一個(gè)電平時(shí)，PMOS晶體管MP13和 MP14的每一個(gè)的柵極、和NMOS晶體管MN13和MN14的每一個(gè)的 柵極被連接到節(jié)點(diǎn)N7。因此，根據(jù)輸出信號(hào)OUT的前一個(gè)狀態(tài)，PMOS 晶體管MP13和MP14、和NMOS晶體管MN13和MN14保持接通/ 截止。因此，輸出信號(hào)OUT保持在前一個(gè)輸出狀態(tài)。進(jìn)一步，即使轉(zhuǎn) 換開(kāi)關(guān)TG3和TG4是作為CMOS傳輸電柵來(lái)形成的，但是其配置也是 可以被修改的，只要它能產(chǎn)生與本實(shí)施例中相同的信號(hào)。
從而，通過(guò)使用待用信號(hào)并將輸出信號(hào)OUT反饋到輸出驅(qū)動(dòng)級(jí)， 本實(shí)施例允許切斷由電源提供的功率，從而獲得了用于保持輸出數(shù)據(jù) 的數(shù)據(jù)保持功能。因此，根據(jù)本實(shí)施例，在電平變換電路處于待用狀 態(tài)的過(guò)程中，即使電平變換電路包括使用低電壓Vt的晶體管，子閾值 泄漏電流也可以被去除。進(jìn)一步，當(dāng)子閾值泄漏電流被去除時(shí)，輸出 數(shù)據(jù)可以被保持。
(第五實(shí)施例)
下面，將參考圖12對(duì)本發(fā)明的第五實(shí)施例進(jìn)行詳細(xì)地說(shuō)明。該圖 示出了半導(dǎo)體電路的范例，其中，在驅(qū)動(dòng)器電路700和電平變換電路 701之間臨時(shí)地緩沖有小幅值配線。近年來(lái)，半導(dǎo)體電路的規(guī)模日益變 大，并且電路之間的小幅值配線日益變長(zhǎng)。因此，波形更適宜在通過(guò) 半導(dǎo)體的中途被整形。根據(jù)該實(shí)施例，從驅(qū)動(dòng)器電路700傳輸過(guò)來(lái)的 小幅值信號(hào)被緩沖電路702整形和放大，并且作為小幅值信號(hào)被傳輸 到電平變換電路701。緩沖電路702包括根據(jù)第一到第四實(shí)施例中的任 何一個(gè)的電平變換電路703，并包括驅(qū)動(dòng)器單元704。 一旦接收到從電 平變換電路703傳輸過(guò)來(lái)的輸出信號(hào)，驅(qū)動(dòng)器電路704傳輸小幅值電 平信號(hào)。
緩沖電路702的驅(qū)動(dòng)器單元704包括PMOS晶體管MP16和NMOS 晶體管MN16。從電平變換電路703傳輸過(guò)來(lái)的輸出信號(hào)被傳輸?shù)絇MOS晶體管MP16和NMOS晶體管MN16的每一個(gè)柵極。PMOS晶 體管MP16的源極被連接到電源VDDL， NMOS晶體管MN16的源極 被連接到電源VSSH。 PMOS晶體管MP16和NMOS晶體管MN16的
漏極起到緩沖電路702的輸出端的作用。電平變換電路703把具有小 幅值VDDL到VSSH的輸入信號(hào)轉(zhuǎn)換成具有幅值VDD — VSS的信號(hào)。 一旦接收到該VDD — VSS幅值信號(hào)，驅(qū)動(dòng)器電路704再次傳輸作為 VDDL—VSSH的小幅值信號(hào)的信號(hào)。從而，因?yàn)樘峁┝司彌_電路702， 在構(gòu)成半導(dǎo)體電路的電路之間的配線可以被分割并且信號(hào)可以被整 形。因此，半導(dǎo)體電路可以高速和高精確度地傳輸信號(hào)。
正如已經(jīng)說(shuō)明的那樣，該實(shí)施例的半導(dǎo)體電路包括用于在通過(guò)長(zhǎng) 配線的中途接收小幅值信號(hào)的緩沖電路702，以便小幅值信號(hào)被轉(zhuǎn)換成 全幅值信號(hào)，并且進(jìn)一步被再次轉(zhuǎn)換成小幅值信號(hào)。因此，即使配線 長(zhǎng)度增加，小幅值信號(hào)也可以在上升沿和/或下降沿以高速工作。
從而，已經(jīng)詳細(xì)說(shuō)明了本發(fā)明的實(shí)施例。但是，本發(fā)明并不局限 于上述的實(shí)施例，而是可以多種方式被修改而不偏離所附權(quán)利要求的 范圍。例如，雖然從驅(qū)動(dòng)器電路傳輸過(guò)來(lái)的信號(hào)的小幅值電平已經(jīng)被 描述為電平VDDL和電平VSSH，但是在圖8和9中所示的小幅值電 平也可以被改變成電平VDDL和電平VSS，或者電平VDD和電平 VSSH。
權(quán)利要求
1.一種電平變換電路，包括輸出單元，該輸出單元包括用于輸出第一電源電平大幅值信號(hào)的第一晶體管和用于輸出第二電源電平大幅值信號(hào)的第二晶體管；PMOS側(cè)電源控制單元，包含第三和第四晶體管的；以及NMOS側(cè)電源控制單元，包含第五和第六晶體管，其中，當(dāng)?shù)谝痪w管被接通時(shí)，第三晶體管被接通，在第二電源電平大幅值輸出信號(hào)被導(dǎo)致躍遷到第一電源電平大幅值輸出信號(hào)之后，第三晶體管被截止，并且第四晶體管被接通，以及當(dāng)?shù)诙w管被接通時(shí)，在第一電源電平大幅值輸出信號(hào)被導(dǎo)致躍遷到第二電源電平大幅值輸出信號(hào)之后，第五晶體管被截止，并且第六晶體管被接通。
2. 根據(jù)權(quán)利要求1的電平變換電路，其中，在第一電源電平大幅值輸出信號(hào)被導(dǎo)致躍遷到第二電源電平大幅 值輸出信號(hào)之后，第三和第六晶體管中的每一個(gè)都被接通.，以及在第二電源電平大幅值輸出信號(hào)被導(dǎo)致躍遷到第一電源電平大幅 值輸出信號(hào)之后，第四和第五晶體管中的每一個(gè)都被接通。
3. 根據(jù)權(quán)利要求1的電平變換電路，進(jìn)一步包括PMOS驅(qū)動(dòng)器控制單元，用于接收第三電源電平小幅值輸入信號(hào) 和第四電源電平小幅值輸入信號(hào)；以及NMOS驅(qū)動(dòng)器控制單元，用于接收第三電源電平小幅值輸入信號(hào) 和第四電源電平小幅值輸入信號(hào)；其中，PMOS驅(qū)動(dòng)器控制單元， 一旦接收到第三電源電平小幅值 輸入信號(hào)時(shí)，則輸出第四電源電平的輸出信號(hào)，并且一旦接收第四電 源電平小幅值輸入信號(hào)時(shí)，則輸出第一電源電平的輸出信號(hào)，以及其中，NMOS驅(qū)動(dòng)器控制單元，通過(guò)接收第四電源電平小幅值輸 入信號(hào)，傳輸?shù)谌娫措娖降妮敵鲂盘?hào)，并且通過(guò)接收第三電源電平小幅值輸入信號(hào)，傳輸?shù)诙娫措娖降妮敵鲂盘?hào)。
4.根據(jù)權(quán)利要求1的電平變換電路，其中， PMOS驅(qū)動(dòng)器控制單元包括第七晶體管，用于輸出第四電源電平輸出信號(hào)；以及第八晶體管，用于輸出第一電源電平輸出信號(hào)，其中，當(dāng)?shù)谒碾娫措娖捷敵鲂盘?hào)被輸出時(shí)，第八晶體管被截止，當(dāng)?shù)谝浑娫措娖捷敵鲂盘?hào)被輸出時(shí)，第七晶體管被截止，其中，NMOS驅(qū)動(dòng)器控制單元包括第九晶體管，用于輸出第三電源電平輸出信號(hào)；以及第十晶體管，用于輸出第二電源電平輸出信號(hào)，其中，當(dāng)?shù)谌娫措娖捷敵鲂盘?hào)被輸出時(shí)，第十晶體管被截止，以及當(dāng)?shù)诙娫措娖捷敵鲂盘?hào)被輸出時(shí)，第九晶體管被截止。
5.根據(jù)權(quán)利要求1的電平變換電路，其中，通過(guò)使用觸發(fā)信號(hào)和/或非觸發(fā)信號(hào)，使PMOS驅(qū)動(dòng)器控制單元 與第一電源中分離，以及使NMOS驅(qū)動(dòng)器控制單元與第二電源中分離。
6. —種半導(dǎo)體電路，其包括根據(jù)權(quán)利要求1的電平變換電路。
7.根據(jù)權(quán)利要求1的電平變換電路，進(jìn)一步包括 PMOS驅(qū)動(dòng)器控制單元； NMOS驅(qū)動(dòng)器控制單元；和 輸出反饋單元，其中，PMOS驅(qū)動(dòng)器控制單元和NMOS驅(qū)動(dòng)器控制單元中的每一 個(gè)都將小幅值輸入信號(hào)進(jìn)行反相并且將經(jīng)反相的小幅值輸入信號(hào)輸出 到輸出單元，以及其中， 一旦接收到所述經(jīng)反相后并輸出的信號(hào)和/或經(jīng)延遲的輸 出信號(hào)，PMOS側(cè)電源控制單元和NMOS側(cè)電源控制單元中的每一個(gè)均在輸出單元與至少一個(gè)電源之間建立和/或不建立電氣連續(xù)性，以 便輸出單元輸出大幅值輸出信號(hào)。
8. 根據(jù)權(quán)利要求7的電平變換電路，其中，在輸出信號(hào)被延遲的時(shí)間期間內(nèi)，PMOS側(cè)電源控制單元和 NMOS側(cè)電源控制單元中的每一個(gè)都將大電流輸出到輸出單元。
9. 一種半導(dǎo)體電路，包括驅(qū)動(dòng)電路，用于產(chǎn)生第三電源電平信號(hào)和第四電源電平信號(hào)； 緩沖電路，接收第三電源電平信號(hào)和第四電源電平信號(hào)并將其轉(zhuǎn)換成第一電源電平信號(hào)和第二電源電平信號(hào)，并將轉(zhuǎn)換后的信號(hào)作為第三電源電平信號(hào)和第四電源電平信號(hào)進(jìn)行輸出；以及電平變換電路，接收由所述緩沖電路輸出的第三電源電平信號(hào)和第四電源電平信號(hào)并將其轉(zhuǎn)換成第一電源電平信號(hào)和第二電源電平信號(hào)。
全文摘要
獨(dú)立的控制信號(hào)被傳輸?shù)津?qū)動(dòng)器控制單元和輸出晶體管的每一個(gè)，以便防止驅(qū)動(dòng)器控制單元和輸出晶體管在同時(shí)工作并且減小直通電流。因?yàn)榫w管比率可以被容易地選擇，因此增加了設(shè)計(jì)靈活性程度，并取得速度方面的改善。
文檔編號(hào)H03K17/687GK101304252SQ20081009301
公開(kāi)日2008年11月12日 申請(qǐng)日期2005年3月24日 優(yōu)先權(quán)日2004年3月24日
發(fā)明者永田恭一 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社