專利名稱：具有低本征延遲的相移電路的制作方法
技術領域：
0001本發(fā)明涉及相移電路。
背景技術：
0002提供相移信號的一種簡單方法是在時鐘信號路徑中包括一個 延遲元件。此簡單方法包括下述缺點(1)其僅為特定輸入時鐘頻率 提供期望的相位移動，(2)其工藝、電壓和溫度(PVT)變化大，及
(3)其在生產(chǎn)流程中需要測試/評定，也就是在制造工藝期間，需要確 定相位移動是否在可接受的范圍之內(nèi)。
0003產(chǎn)生相移信號的第二個方法是使用鎖相環(huán)(PLL)電路。在一 個PLL電路中，壓控振蕩器(VCO)的輸出OSC被提供給一個二分頻 電路。然后二分頻電路的輸出OSC1/2 (其頻率是OSC頻率的一半) 被提供給相位頻率檢測器(PFD)。 OSC還被發(fā)送給一個負邊緣觸發(fā)二 分頻電路。當VCO被鎖定時，負邊緣觸發(fā)二分頻電路的輸出是CLK90， CLK90是相位移動了 90度的時鐘輸入CLKIN。此方法的缺點包括(1 ) 相對低的產(chǎn)出，(2)在生產(chǎn)中需要測試，(3)因為半導體工藝規(guī)模被 減少而難于移植，(4)對功率和本底噪聲敏感，及(5)鎖定困難。
0004產(chǎn)生相移信號的第三個方法是使用延遲鎖定環(huán)(DLL)電路。 圖1是圖示說明提供相位移動信號的DLL電路的框圖。在圖1中，DLL 電路100包括四個延遲鏈110、 120、 130和140及四個相應的多路轉 換器115、 125、 135和145。第一到第四延遲鏈中的每一個是1/4T N 分接頭延遲鏈，其中T是輸入時鐘信號CLKIN101的周期，N是一個 整數(shù)。每個延遲鏈包括N個延遲單元，其總體延遲是1/4T，其中每個 延遲單元產(chǎn)生T/ (4N)的延遲。每個延遲鏈向其各自的多路轉換器提 供它的N個延遲輸出，其中第一輸出的延遲是0而且每個連續(xù)輸出的 延遲以T/ (4N)增加。多路轉換器115、 125、 135和145中的每一個 是N:1多路轉換器。
0005第一延遲鏈110接收輸入時鐘信號CLKIN101而且向第一多 路轉換器115提供N個延遲信號。第一多路轉換器115的輸出116 (也 被稱作CLK90)輸入到第二延遲鏈120。第二延遲鏈120向第二多路 轉換器125提供N個延遲信號。第二多路轉換器125的輸出126 (也 被稱作CLK180)輸入到第三延遲鏈130。第三延遲鏈130向第三多路 轉換器135提供N個延遲信號。第三多路轉換器135的輸出136 (也 被稱作CLK270)輸入到第四延遲鏈140。第四延遲鏈140向第四多路 轉換器145提供N個延遲信號。第四多路轉換器145的輸出146 (也 被稱作CLK360)被發(fā)送到相位檢測器160。
0006相位檢測器160也接收CLKIN。相位檢測器160向控制電路 170提供關于CLKIN和CLK360之間相位差異的信息。如果CLKIN 與CLK360不同相，則控制電路170將向第一到第四多路轉換器發(fā)送 控制信號171以從它們各自的延遲鏈中選擇下一個延遲輸出以便所有 四個多路傳感器共同前進。當CLKIN與CLK360同相時，則控制電路 170將向第一到第四多路轉換器發(fā)送控制信號171用以維持它們目前 的選擇。因此，DLL被鎖定在選擇的延遲。當DLL被鎖定時，CLK90、 CLK180、CLK270和CLK360相對于CLKIN的相位移動分別是90度、 180度、270度和360度。
0007如果由于輸入時鐘頻率的改變或PVT的變動，CLK360不再 與CLKIN同相，則控制電路170將向第一到第四多路轉換器發(fā)送信號 用以從它們各自的延遲鏈中選擇下一個或先前的延遲輸出以便所有四 個多路傳感器共同前進或后退。此過程將一直持續(xù)直到CLKIN和 CLK360再次同相而且DLL被重新鎖定。
0008DLL電路100提供關于上述兩個其它選項中的一個或兩個的 許多優(yōu)點。首先，其可以是百分百數(shù)字化的，因此比不百分百數(shù)字化 的電路提供更高的產(chǎn)出。其實施簡單，因此可以用相對有限的資源相 對快地被實施。因為其包括一個控制電路，所以在生產(chǎn)中不需要測試 的情況下，其簡單實施可以確保鎖定和重新鎖定。其還包括下述優(yōu)點 隨半導體制造工藝的發(fā)展而易于移植、在任何電源水平下工作、具有 更小的時鐘抖動及對功率噪音水平相對不敏感。
0009盡管有上述優(yōu)點，但是DLL電路還具有下述缺點首先，其
需要相對大的區(qū)域。四個延遲鏈中的每一個都需要一個大的區(qū)域。同 樣，四個多路轉換器中的每一個也需要一個大的區(qū)域，尤其是因為所 有多路轉換器輸入的路徑是匹配的。第二，如果長的話，延遲鏈可能 需要相當大量的功率。第三，第一到第四多路轉換器的本征延遲(或
固有延遲)限制輸入時鐘信號CLKIN的最大頻率Fmax。本征延遲隨 著較低CLKIN頻率而增長，因為這需要一個較長的延遲鏈，其依次需 要一個較大的多路轉換器。因此，較低的CLKIN Fmin (最小CLKIN 頻率)規(guī)格導致較低的CLKINFmax。為了彌補本征延遲對Fmax的限 制， 一些DLL電路在高頻模式(也就是，當CLKIN的頻率高時)下 僅提供兩個相位(如0度和180度)而不是在低頻模式下(也就是， 當CLKIN的頻率低時)提供的四個相位(如0度、90度、180度和270 度)。減少被提供的相位數(shù)允許提高Fmax，因為在那種情況下一些多 路轉換器被繞開從而移除它們的本征延遲并減少總的本征延遲。然而， 這種用以彌補對Fmax限制的方法是以消除先前提供的相位移動為代 價的。此外，其不能解決上述提到的全部缺點。

發(fā)明內(nèi)容
0010從一方面，本發(fā)明的實施例提供一種相移電路，所述相移電
路包括兩個而不是四個延遲鏈和相應的選擇器。與上述包括四個延遲
鏈的DLL相移電路相比，這提供了顯著的面積節(jié)省。它還減少了所述 相移電路的本征延遲，這對沒有本征延遲匹配的實施方式尤其有益。
0011除了兩個延遲鏈和它們相應的選擇器之外，本發(fā)明的實施例 還包括匹配延遲選擇器。匹配延遲選擇器匹配選擇延遲鏈的延遲輸出 的選擇器的本征延遲。匹配所述選擇器延遲允許把延遲鏈的輸出與輸 入信號的延遲版本相比較，而不是與輸入信號相比較。所述輸入信號 的這個延遲版本在本文可以被稱作參考信號。因此，所述相移電路可 工作的輸入信號的最大頻率(Fmax)不受本征延遲或所述相移電路可 工作的輸入信號的最小頻率(Fmin)的限制。
0012另一方面，除了兩個延遲鏈、它們相應的選擇器和匹配延遲
選擇器之外，本發(fā)明的實施例包括一個延遲電路，此延遲電路既匹配 相應選擇器的本征延遲又提供一個延遲，此延遲是所述兩個延遲鏈提 供的延遲的一半。這個延遲電路可以用來提供一個相移信號，此相移 信號相對于參考信號的延遲是使用兩個延遲鏈和它們相應的選擇器提 供的另一個相移信號相對于參考信號的延遲的一半。
0013在一個實施例中，當輸入信號具有百分之五十的占空比時，
本發(fā)明的上述實施例可以被用來提供相對于參考信號的90度相位移 動。


0014本發(fā)明的新穎特征在所附的權利要求中陳述。然而，為了解 釋，本發(fā)明具體實施例的若干方面通過參考下列圖進行描述。
0015圖1是圖示說明提供相移信號的DLL電路的框圖。
0016圖2是本發(fā)明的相移電路的一個實施例的框圖。
0017圖3是圖示說明圖2的相移電路的時鐘信號之間關系的示例 性時序圖。
0018圖4是本發(fā)明相移電路的另一個實施例的框圖。
0019圖5是圖示說明圖4相移電路的時鐘信號之間關系的示例性
時序圖。
0020圖6是圖示說明本發(fā)明相移電路的一個示例性應用的邏輯電 路圖。
0021圖7是圖示說明圖6中相關信號之間關系的時序圖。
0022圖8是圖示說明本發(fā)明相移電路的第二示例性應用的框圖。
0023圖9是圖示說明圖8中相關信號之間關系的時序圖。
0024圖10圖示說明包括示例性可編程邏輯器件的一個示例性數(shù)據(jù) 處理系統(tǒng)，在此邏輯器件中可以實現(xiàn)根據(jù)本發(fā)明的相移電路。
具體實施例方式
0025被呈現(xiàn)的下述描述能使本領域的任何技術人員制作和使用本 發(fā)明，而且在具體應用和它們的需求的背景下提供下述描述。對示例 性實施例的各種修改對本領域的技術人員將顯而易見，而且在此處定 義的一般原則可以被應用到其它實施例和應用中不偏離本發(fā)明的思想 和范圍。因此，本發(fā)明不意圖被限制于所示的實施例，而是符合與在 此處公開的原則和特征相一致的最廣范圍。
0026圖2是本發(fā)明的相移電路的一個實施例的框圖。相移電路200 包括第一延遲電路210、匹配延遲電路220、第二延遲電路230、反 相器240、緩沖器250、相位檢測器260、控制電路270和緩沖器280。
0027第一延遲電路210包括第一延遲鏈212、第一選擇器214、 第二延遲鏈216和第二選擇器218。匹配延遲電路220包括第一匹配延 遲選擇器222和第二匹配延遲選擇器224。第二延遲電路230包括第 一延遲鏈212、第三選擇器232、半單元延遲元件234和第四選擇器236。
0028在一個實施例中，第一延遲鏈212是1/4TN分接頭延遲鏈， 其中T是輸入時鐘信號CLKIN的周期，N是一個整數(shù)。在一個實施例 中，第一延遲鏈212包括總體延遲是1/4T的2N個反相器或緩沖器， 其中每一對反相器或緩沖器的延遲是T/(4N)。在此實施例中，每一對 反相器或緩沖器組成第一延遲鏈212的一個單元。每個單元產(chǎn)生17
(4N)的單元延遲。在另一個實施例中，第一延遲鏈212包括總體延 遲是1/4T的N個緩沖器，其中每個緩沖器的延遲是T/ (4N)。在此實 施例中，每個緩沖器構成第一延遲鏈212的一個單元。每個單元產(chǎn)生 T/ (4N)的單元延遲。第一延遲鏈212產(chǎn)生N個延遲輸出，其中第一 輸出的延遲是0而且每個連續(xù)輸出的延遲以T/ (4N)增加。來自第一 延遲鏈212的N個延遲輸出被提供給第一選擇器214。在一個實施例 中，第一選擇器214是一個N:1多路轉換器。
0029類似地，在一個實施例中，第二延遲鏈216是1/4TN分接頭 延遲鏈。在一個實施例中，第二延遲鏈216包括總體延遲是1/4T的2N 個反相器或緩沖器，其中每一對反相器或緩沖器的延遲是T/(4N)。在 另一個實施例中，第二延遲鏈216包括總體延遲是1/4T的N個緩沖器， 其中每個緩沖器的延遲是T/ (4N)。第二延遲鏈216產(chǎn)生N個延遲輸
出，其中第一輸出的延遲是0而且每個連續(xù)輸岀的延遲以T/ (4N)增 加。來自第二延遲鏈216的N個延遲輸出被提供給第二選擇器218。 在一個實施例中，第二選擇器218是一個N:1多路轉換器。
0030如上所述，匹配延遲電路220包括第一匹配延遲選擇器222 和第二匹配延遲選擇器224。在一個實施例中，第一匹配延遲選擇器 222是多路轉換器，此多路轉換器的延遲與第一選擇器214的延遲匹 配。還是在那個實施例中，第二匹配延遲選擇器224是多路轉換器， 此多路轉換器的延遲與第二選擇器218的延遲匹配。因此，匹配延遲 電路220的延遲是有意匹配第一選擇器214和第二選擇器218的總體 延遲的。
0031第一選擇器214的延遲在此可以被稱為是第一選擇器本征延 遲。類似地，第二選擇器218的延遲在此可以被稱為是第二選擇器本 征延遲。第一選擇器本征延遲和第二選擇器本征延遲在此可以被總體 稱為第一延遲電路210的本征延遲。另一方面，第一延遲鏈212的延 遲在此可以被稱為是第一延遲鏈有意延遲或期望延遲(intentional delay)。類似地，第二延遲鏈216的延遲在此可以被稱為是第二延遲鏈 有意延遲。第一延遲鏈的有意延遲和第二延遲鏈的有意延遲在此可以 被總體稱為是第一延遲電路210的有意延遲。在一個實施例中，匹配 延遲電路220與第一延遲電路210的本征延遲匹配，即與第一選擇器 本征延遲和第二選擇器本征延遲匹配。
0032第二匹配延遲選擇器224的輸出輸入到緩沖器250。緩沖器 250的輸出是CLK0， CLK0的相位相對于輸入信號CLKIN移動第一匹 配延遲選擇器222、第二匹配延遲選擇器224和緩沖器250的延遲。
0033第二選擇器218的輸出輸入到反相器240。在一個實施例中， 反相器240的本征延遲等于緩沖器250的本征延遲。反相器240的作 用是將其輸入信號反相并將其輸出提供給相位檢測器260。在一個實施 例中，如下述解釋，當CLKIN具有百分之五十的占空比時，反相器240 的輸出是CLK360， CLK360是相位移動360度的CLK0。還如下述解 釋，在那個實施例中，第二選擇器218的輸出是CLK180， CLK180是 相位移動180度的CLK0。0034還如上所述，第二延遲電路230包括第一延遲鏈212、第三 選擇器232、半單元延遲元件234和第四選擇器236。來自第一延遲鏈 212的N個延遲輸出被輸入到第三選擇器232。在一個實施例中，有兩 組分離的N個分接頭(tap)從第一延遲鏈212供給第一選擇器214和 第三選擇器232。在另一個實施例中，有一組N個分接頭從第一延遲 鏈212供給第一選擇器214和第三選擇器232。在一個實施例中，第三 選擇器232是一個N:l多路轉換器。第三選擇器232選擇其輸入信號 中的一個并且將被選的信號提供給半單元延遲元件234和第四選擇器 236。半單元延遲元件234是延遲為T/ (8N)即第一延遲鏈212的兩個 連續(xù)分接頭之間的延遲之差的一半的一個延遲單元。換句話說，單元 延遲是第一延遲鏈212的一個單元產(chǎn)生的延遲。如上所述， 一個單元 延遲是T/(4N)。在一個實施例中，半單元延遲元件234包括一對反相 器或一對緩沖器。在另一個實施例中，半單元延遲元件234包括一個 緩沖器。半單元延遲元件234添加一個半單元延遲到其從第三選擇器 232接收的輸入信號。在一個實施例中，第四選擇器236是一個2:1多 路轉換器并且在第三選擇器232的輸出和半單元延遲元件234的輸出 之間選擇。
0035第三選擇器232和第四選擇器236的總體延遲在此可以被稱 為是第二延遲電路230的本征延遲。另一方面，第一延遲鏈212和半 單元延遲元件234的總體延遲在此可以被稱為第二延遲電路230的有 意延遲。在一個實施例中，第二延遲電路230的本征延遲(即第三選 擇器232和第四選擇器236的本征延遲)與第一延遲電路210的本征 延遲(即第一選擇器214和第二選擇器218的本征延遲)匹配。更具 體地說，在一個實施例中，第三選擇器232的本征延遲與第一選擇器 214的本征延遲匹配，而第四選擇器236的本征延遲與第二選擇器218 的本征延遲匹配。
0036第四選擇器236的輸出被輸入到緩沖器280。在一個實施例中， 緩沖器280的本征延遲與反相器240的本征延遲匹配。在一個實施例 中，緩沖器280的輸出相對于CLKO有一個延遲，其等于反相器240 的輸出相對于CLK0的延遲的一半。換句話說，第二延遲電路230和
緩沖器280的組合本征延遲等于第一延遲電路210和反相器240的組 合本征延遲，而第二延遲電路230的有意延遲是第一延遲電路210的 有意延遲的一半。在一個實施例中，如下述解釋，緩沖器280的輸出 是CLK90， CLK90相對于CLKO相位移動90度。
0037上面描述的第一延遲電路210包括第一延遲鏈212、第一選 擇器214、第二延遲鏈216和第二選擇器218，但是不包括反相器240。 類似地，上面描述的匹配延遲電路220包括第一匹配延遲選擇器222 和第二匹配延遲選擇器224，但是不包括緩沖器250。類似地，上面描 述的第二延遲電路230包括第一延遲鏈212、第三選擇器232、半單 元延遲元件234和第四選擇器236，但是不包括緩沖器280。應注意的 是第一延遲電路210可以被描述為包括反相器240。類似地，匹配延遲 電路220可以被描述為包括緩沖器250。類似地，第二延遲電路230 可以被描述為包括緩沖器280。借助這些修正的描述，可以說第二延遲 電路230提供的有意延遲等于第一延遲電路210提供的有意延遲的一 半。還可以說第二延遲電路230的本征延遲與第一延遲電路210的本 征延遲匹配。還可以說匹配延遲電路220提供一個延遲，此延遲等于 第一選擇器214、第二選擇器218和反相器240的組合延遲。換句話說， 匹配延遲電路220與第一延遲電路210的本征延遲匹配。
0038相位檢測器260接收反相器240和緩沖器250的輸出，即分 別是CLK360和CLK0，并比較它們的相位差異。然后相位檢測器260 向控制電路270提供關于相位差異的信息?；谙辔徊町悾刂齐娐?270向第一選擇器214、第二選擇器218、第三選擇器232和第四選擇 器236發(fā)送控制信號。響應從控制電路270接收到的控制信號，第一 選擇器214、第二選擇器218、第三選擇器232和第四選擇器236選擇 它們各自輸入中的一個。這將在下面更詳細地進行解釋。
0039當CLK360與CLKO的相位不同時，控制電路270分別向第 一選擇器214和第二選擇器218發(fā)送控制信號271和272，使第一選擇 器214和第二選擇器218中僅有一個前進一個單元。換句話說，第一 選擇器214和第二選擇器218中僅有一個被發(fā)信號使其分別從第一延 遲鏈212和第二延遲鏈216中選擇下一個輸出信號。在一個實施例中，
如果先前的控制信號271和272使得第二選擇器218從第二延遲鏈216 選擇的延遲輸出與第一選擇器214從第一延遲鏈212選擇的延遲輸出 具有相同的延遲，則控制電路270將向第一選擇器214發(fā)信號使其選 擇前進一個延遲單元，并向第二選擇器218發(fā)信號使其維持先前的選 擇。還在一個實施例中，如果先前的控制信號271和272使得第二選 擇器218從第二延遲鏈216選擇的延遲輸出比第一選擇器214從第一 延遲鏈212選擇的延遲輸出少一個單元延遲，則控制電路270將向第 一選擇器214發(fā)信號使其維持相同的選擇，并向第二選擇器218發(fā)信 號使其選擇前進一個延遲單元。
0040在上述實施例中，當向第一選擇器214發(fā)信號使其選擇前進 一個延遲單元時，控制電路270向第三選擇器232發(fā)送控制信號273 用以維持其先前的選擇，并且向第四選擇器236發(fā)送控制信號274用 以選擇來自半單元延遲元件234的輸入237，而不是繞過半單元延遲元 件234的輸入239。還在上述實施例中，當向第二選擇器218發(fā)信號使 其選擇前進一個延遲單元時，控制電路270向第三選擇器232發(fā)送控 制信號273使其選擇前進一個延遲單元，并且向第四選擇器236發(fā)送 控制信號274用以選擇繞過半單元延遲元件234的輸入239，而不是來 自半單元延遲元件234的輸入237。因此，控制電路270向第一選擇器 214、第二選擇器218、第三選擇器232和第四選擇器236發(fā)信號以使 第二延遲電路230的有意延遲是第一延遲電路210的有意延遲的一半。
0041圖3是圖示說明圖2的相移電路200的時鐘信號之間關系的 示例性時序圖。在圖3中，表示CLKO的信號310相對于表示CLKIN 的輸入信號305相位移動延遲311，即第一匹配延遲選擇器222、第二 匹配延遲選擇器224和緩沖器250的總延遲。表示CLK90的信號315 相對于信號310 (即CLKO)相位移動90度。表示CLK360的信號320 與信號310 (即CLKO)同相。如圖3圖示說明的情況，當CLK360與 CLKO同相時，控制電路270向第一到第四選擇器發(fā)送控制信號用以維 持它們先前的選擇。因此，第一到第四選擇器維持它們先前的選擇。 在此情形下，圖2的DLL被鎖定。
0042圖4是本發(fā)明的相移電路的另一個實施例的框圖。相移電路
400包括第一延遲電路410、第二延遲電路430、反相器440、相位 檢測器460和控制電路470。在一個實施例中，相移電路400還包括所 示被耦合到第二延遲電路430的緩沖器480。第一延遲電路410包括 第一延遲鏈412、第一選擇器414、第二延遲鏈416和第二選擇器418。 第二延遲電路430包括第一延遲鏈412、第三選擇器432、半單元延 遲元件434和第四選擇器436。
0043除了下面所述外，相移電路400類似于相移電路200。相移電 路400中的組件和信號的功能與相移電路200中它們相對應的組件和 信號的功能相似，這些組件和信號被標示的參考數(shù)字與相移電路200 中它們相對應的組件和信號的參考數(shù)字相差200。例如，相移電路400 中的控制電路470和控制信號471、 472、 473和474分別與相移電路 200中的控制電路270和控制信號271、 272、 273和274相對應。因為 相移電路400類似于相移電路200而且運行方式相似，因此除了注意 一些相對于相移電路200的差異外，在此將不對其作更詳細的描述。
0044不像相移電路200，相移電路400不包括匹配延遲電路和耦合 在匹配延遲電路和相位檢測器之間的緩沖器。因此，相位檢測器460 將輸入時鐘信號CLKIN與反相器440的輸出CLK360進行比較。
0045此外，由于相移電路400不包括匹配延遲電路，所以第二延 遲電路430不與第一延遲電路410的本征延遲匹配。取而代之的是， 在不包括緩沖器480的相移電路400的一個實施例中，第二延遲電路 430具有一個本征延遲和一個有意延遲，該本征延遲等于第一延遲電路 410的本征延遲的一半加上反相器440的本征延遲的一半，該有意延遲 是第一延遲電路410的有意延遲的一半。在包括緩沖器480的相移電 路400的一個實施例中，第二延遲電路430和緩沖器480的組合本征 延遲等于第一延遲電路410和反相器440的組合本征延遲的一半。換 句話說，CLK90具有一個有意延遲和一個本征延遲，其分別是CLK360 的有意延遲和本征延遲的一半。
0046在一個實施例中，反相器440、緩沖器480和第四選擇器436 的本征延遲非常小，至少相對于第一選擇器414、第二選擇器418和第 三選擇器432的本征延遲非常小。在此情況下，反相器440的本征延
遲對包含在CLK360中的本征延遲貢獻非常小。類似地，緩沖器480 和第四選擇器436的本征延遲對包含在CLK90中的本征延遲的貢獻非 常小。因此，反相器440、緩沖器480和第四選擇器436的本征延遲可 以被忽略，而不導致包含在CLK90中的本征延遲嚴重偏離等于包含在 CLK360中的本征延遲的一半。
0047雖然相移電路400不提供本征延遲匹配，但是其相對DLL電 路100 (圖1所示)仍然具有優(yōu)勢。首先，其具有兩個延遲鏈而不是四 個延遲鏈。這提供了顯著的面積節(jié)省。第二，在第一延遲電路410中， 其具有兩個N:1選擇器而不是四個N:1選擇器。這也提供了顯著的面 積節(jié)省。此外，其顯著減少了第一延遲電路410的本征延遲。
0048如下所述，在一個實施例中，當CLKIN具有百分之五十的占 空比時，反相器440的輸出CLK360相對于CLKIN相位移動360度。 而且，CLK90相對于CLKIN相位移動90度。因此，在一個實施例中， 僅使用兩個延遲鏈及它們相應的選擇器和一個反相器，相移電路400 能夠產(chǎn)生一個相對于CLKIN相位移動360度的信號。類似地， 一個延 遲鏈及其相應的選擇器被用來產(chǎn)生一個相對于CLKIN相位移動90度 的信號。相移電路200類似地提供相對于CLKO相位移動90度和360 度的信號。
0049圖5是圖示說明圖4的相移電路400中時鐘信號之間關系的 示例性時序圖。在圖5中，信號505表示輸入時鐘信號CLKIN。表示 CLK90的信號515相對于信號505 (即CLKIN)相位移動卯度。表示 CLK360的信號520與信號505 (即CLKIN)同相。如圖5所示的情況， 當CLK360與CLKIN同相時，則控制電路470向第一到第四選擇器發(fā) 送控制信號用以維持它們先前的選擇。因此，第一到第四選擇器維持 它們先前的選擇。在此情形下，圖4的DLL電路被鎖定。
0050在此所使用的90度、180度、270度和360度不是各自被限 制為準確的90度、180度、270度和360度。本領域的技術人員應該 理解，取而代之的是，它們各自可以是大體上或近似地圍繞90度'、180 度、270度和360度。
0051諸如本發(fā)明的相移電路200或相移電路400的相移電路具有 許多不同的應用。下面是對本發(fā)明的相移電路示例性應用的簡要描述。
0052圖6是圖示說明本發(fā)明實施例的一個示例性應用的邏輯電路 圖。在圖6中，輸入時鐘信號CLKX被輸入到相移電路601，相移電 路601可以是諸如相移電路200或400(分別在圖2或圖4中詳細示出) 的相移電路。相移電路601輸出一個參考時鐘信號CLKOX和一個時鐘 信號CLK90X，其中CLK90X相對于參考時鐘信號CLKOX相位移動 90度。CLKOX和CLK90X被輸入到邏輯器件605，邏輯器件605對其 輸入執(zhí)行布爾XOR (異或)運算。應注意的是CLKOX和CLK90X具 有與輸入時鐘信號CLKX相同的頻率。邏輯器件605的輸出是 CLK02X，其頻率是CLKOX頻率的兩倍。
0053圖7是示出圖6中相關信號之間關系的時序圖。在圖7中， CLKX、 CLKOX、 CLK90X和CLK02X可以分別標注為705、 710、 715
和720。如圖7所示，應注意的是當相移電路601是諸如相移電路200 的相移電路時，則CLKOX與CLKX的相位不同。然而，當相移電路 601是諸如相移電路400的相移電路時，則圖7中的CLKOX與CLKX 是同一個信號而且都可以用CLKOX表示。如圖6和圖7中圖示說明的， 本發(fā)明的相移電路可以被用來產(chǎn)生頻率是輸入信號的頻率兩倍的時鐘 信號。因此，本發(fā)明的相移電路可以被用來使輸入信號的頻率加倍。
0054圖8是圖示說明本發(fā)明實施例的另一個示例性應用的框圖。 在圖8中，包括D型觸發(fā)器815的存儲器810被耦合到存儲接口 820。 D型觸發(fā)器815~^負邊緣觸發(fā)的觸發(fā)器接收時鐘信號CLK811和存儲 數(shù)據(jù)信號812。從D型觸發(fā)器815的Q端輸出的輸入數(shù)據(jù)信號816被 發(fā)送到存儲接口 820。類似地，時鐘信號CLK811也被發(fā)送到存儲接口 820。 D型觸發(fā)器815使輸入數(shù)據(jù)信號816和時鐘信號CLK811同步。
0055存儲接口 820包括相移電路801、 D型觸發(fā)器835、 845和855， 其中相移電路801可以是諸如相移電路200或400 (分別在圖2或圖4 中詳細示出)的相移電路。D型觸發(fā)器835是一個正邊緣觸發(fā)的觸發(fā) 器而D型觸發(fā)器845和855是負邊緣觸發(fā)的觸發(fā)器。
0056相移電路801接收時鐘信號CLK811，輸出相位移動的時鐘信 號CLK90 821，其中CLK90 821相對于時鐘信號CLK 811相位移動90
度。相位移動的時鐘信號CLK90 821被發(fā)送到D型觸發(fā)器835、 845 和855。輸入數(shù)據(jù)信號816被發(fā)送到D型觸發(fā)器835和845的D端。 D型觸發(fā)器845的輸出846是Q奇(Qodd)。D型觸發(fā)器835的輸出836 被發(fā)送到D型觸發(fā)器855的D端。D型觸發(fā)器855的輸出856是Q偶 (Qeven )。
0057圖9是圖示說明圖8中相關信號之間關系的時序圖。換句話 說，圖9圖示說明下列信號之間的關系輸入數(shù)據(jù)信號816、時鐘信號 CLK 811、相位移動的時鐘信號CLK90 821、 Qodd 846 (D型觸發(fā)器 845的輸出)和Qeven 856 (D型觸發(fā)器855的輸出)。
0058像在圖9中所看到的，CLK90的躍遷發(fā)生在輸入數(shù)據(jù)信號816 的中點。因此，用于工作在CLK90的定時器件(如D型觸發(fā)器835、 845和855)的ts (建立時間)和th (保持時間)可以是比CLK周期的 1/4th短的任何時間。換句話說，只要ts和th中的每個比1/4th的CLK周 期短，D型觸發(fā)器835、 845和855就可以在CLK90躍遷中采樣數(shù)據(jù) 而不干擾ts和th。本發(fā)明實施例中的這種用法在許多應用中有用，包括 在滿足雙倍數(shù)據(jù)率2 (DDR2)規(guī)范的電路中。
0059包括實施本發(fā)明的相移電路的電路可以被包括在各種集成電 路(IC)中，這些集成電路包括是可編程邏輯器件(PLD)的IC。 PLD (有時還可以被稱為復雜可編程邏輯器件(CPLD)、可編程陣列邏輯 (PAL)、可編程邏輯陣列(PLA)、現(xiàn)場可編程邏輯陣列(FPLA)、可 擦除的可編程邏輯器件(EPLD)、電可擦的可編程邏輯器件(EEPLD)、 邏輯單元陣列(LCA)、現(xiàn)場可編程門陣列(FPGA)或其它名字)提 供了固定IC的優(yōu)點，具有定制的IC的靈活性。此類器件一般提供"現(xiàn) 成的"器件，其至少有一部分可以被編程用以滿足用戶的具體需要。 專用集成電路(ASIC)傳統(tǒng)上是固定的IC。然而，有可能提供具有一 個或多于一個可編程部分的ASIC。因此，IC器件可能具有ASIC和PLD 的性能。在此使用的術語PLD的范圍將被認為非常廣泛，足夠包括此 類器件。
0060PLD具有可以被編程或重新編程的配置元件。配置元件可以 被實現(xiàn)為隨機存取存儲器(RAM)位、觸發(fā)器、電可擦的可編程只讀
存儲(EEPROM)單元或其它存儲元件。把新數(shù)據(jù)放入配置元件中對 PLD的邏輯功能和相關的路由選擇路徑編程或重新編程?，F(xiàn)場可編程 的配置元件經(jīng)常被作為RAM單元(有時被作為"配置RAM"(CRAM)) 實現(xiàn)。然而，許多類型的可配置元件可被使用，包括靜態(tài)或動態(tài)RAM (SRAM或DRAM)、電可擦只讀存儲器(EEROM)、閃存、熔絲和反 烙絲可編程連接。在器件制造期間，配置元件的程序設計還可以通過 掩模編程實施。盡管掩模編程相對于已經(jīng)列出的一些現(xiàn)場可編程選項 具有一些缺點，但其在某些高容量應用中有用。為了本文的目的，通 用術語"配置元件"可以被用來指任何可編程元件，這些可編程元件 可以被配置為確定通過其它PLD元件實現(xiàn)的功能。
0061PLD —般包括存儲器模塊，每個存儲器模塊一般又包括一個 存儲接口。存儲接口一般有許多數(shù)據(jù)端口 (有時其被稱作是DQ端口， 如72個DQ插腳)和一個或多于一個時鐘信號端口 (有時其被稱作是 DQS端口)。 一般一個DQS端口與多個DQ端口聯(lián)系在一起，如4、 8 或10個DQ端口。有時優(yōu)選每個DQ組有其自身的DQS。例如，這是
為了更加有效地實施數(shù)據(jù)傳輸所需的。在一個更具體的環(huán)境中，為了 滿足267MHz DDR2規(guī)范或更高的DDR2頻率規(guī)范，這是所需的。本 發(fā)明的相移電路提供的面積節(jié)省使每個DQS組具有其自身的相移電路 變得更實際。因此，本發(fā)明允許以更有成本效率的方式實施數(shù)據(jù)傳輸。 更具體地說，本發(fā)明使?jié)M足267MHz DDR2規(guī)范或更高的DDR2頻率 規(guī)范變得更實際。
0062在典型的PLD中，有相對大量的存儲器模塊及其相對應的大 量DQS組。因此，和上述已知的DLL相比，在每個DQS組有其自身 相移電路的PLD中使用本發(fā)明可以提供顯著的面積節(jié)省。
0063通過舉例，圖10圖示說明在數(shù)據(jù)處理系統(tǒng)1000中的PLD 1010。 作為一個例子，本發(fā)明的相移電路可以在諸如PLD 1010的PLD中實 施。在一個實施例中，相移電路1001 (諸如在圖2或圖4中分別所示 的相移電路200或400)與PLD1010位于相同的管芯/芯片上。數(shù)據(jù)處 理系統(tǒng)1000可以包括一個或多于一個下述組件處理器1040、存儲器 1050、輸入/輸出(I/O)電路1020和外圍設備1030。這些組件被系統(tǒng) 總線1065耦合在一起并且被組裝到包含在終端用戶系統(tǒng)1070中的電 路板1060上。諸如系統(tǒng)1000的數(shù)據(jù)處理系統(tǒng)可以包括諸如終端用戶 系統(tǒng)1070的單個終端用戶系統(tǒng)或可以包括作為數(shù)據(jù)處理系統(tǒng)一起工作 的多個系統(tǒng)。
0064系統(tǒng)1000可以在各種各樣的應用中使用，諸如計算機聯(lián)網(wǎng)、 數(shù)據(jù)聯(lián)網(wǎng)、儀表化、視頻處理、數(shù)字信號處理(DSP)或使用可編程或 可重新編程邏輯的優(yōu)點是令人期望的任何其它應用。PLD 1010可以被 用來執(zhí)行許多不同的邏輯功能。例如，PLD1010可以被配置為與處理 器1040合作工作的一個處理器或控制器(或在替代實施例中，PLD自 身可以充當唯一的系統(tǒng)處理器)。PLD 1010還可以被用作為仲裁器來 仲裁對系統(tǒng)1000中共享資源的訪問。在另一個例子中，PLD 1010可 以被配置為處理器1040和系統(tǒng)1000中其它組件中的一個組件之間的 接口。應該注意的是系統(tǒng)IOOO僅是示例。
0065在一個實施例中，系統(tǒng)1000是數(shù)字系統(tǒng)。在此使用的數(shù)字系 統(tǒng)不是限于純數(shù)字系統(tǒng)，而是還包含包括數(shù)字和模擬子系統(tǒng)的混合系
0066盡管針對圖示說明的實施例對本發(fā)明做了具體描述，但是應 了解各種改動、修改和調(diào)整可以基于本公開內(nèi)容做出，而且意欲在本 發(fā)明范圍之內(nèi)。盡管是關于目前被認為是最實際和最優(yōu)選的實施例描 述本發(fā)明的，但是應了解本發(fā)明不被限制于公開的實施例，相反，其 意欲覆蓋包括在所附權利要求范圍內(nèi)的各種修改和等效安排。
權利要求
1.一種相移電路，其包括提供第一延遲的第一延遲電路，其中所述第一延遲包括第一本征延遲和第一有意延遲；及提供匹配延遲的一個延遲匹配電路，其中所述匹配延遲與所述第一本征延遲匹配。
2. 根據(jù)權利要求l所述的相移電路，進一步包括 一控制電路，其基于所述第一延遲和所述匹配延遲控制所述第一延遲電路。
3. 根據(jù)權利要求2所述的相移電路，進一步包括-提供第二延遲的第二延遲電路，其中所述第二延遲包括第二本征延遲和第二有意延遲，其中所述第二本征延遲與所述第一本征延遲匹 配而且所述第二有意延遲是所述第一有意延遲的一半，其中所述控制 電路基于所述第一延遲和所述匹配延遲控制所述第二延遲電路。
4. 根據(jù)權利要求2所述的相移電路，進一步包括 一相位檢測器，其被耦合到所述第一延遲電路、所述延遲匹配電路和所述控制電路，其中所述相位檢測器檢測所述第一延遲電路和所 述匹配延遲電路的輸出之間的相位差異，而且向所述控制電路提供關 于所述相位差異的信息。
5. 根據(jù)權利要求3所述的相移電路，其中所述第一延遲電路包括第一延遲鏈，其中所述第一延遲鏈接收一個輸入信號并且產(chǎn)生第 一組多個輸出信號，其中所述第一組多個輸出信號是所述輸入信號的延遲版本；第一選擇器，其被耦合到所述第一延遲鏈，其中所述第一選擇器從所述第一組多個輸出信號中選擇一個輸出信號，其中所述第一選擇 器具有第一選擇器本征延遲； 第二延遲鏈，其中所述第二延遲鏈接收所述一個輸出信號并且產(chǎn) 生第二組多個輸出信號，其中所述第二組多個輸出信號是所述一個輸 出信號的延遲版本；及第二選擇器，其被耦合到所述第二延遲鏈，其中所述第二選擇器 從所述第二組多個輸出信號中選擇一個輸出信號，其中所述第二選擇器具有第二選擇器本征延遲；其中所述第一本征延遲包括所述第一選擇器本征延遲和第二選擇 器本征延遲。
6. 根據(jù)權利要求5所述的相移電路，其中所述第二延遲電路包括: 第三選擇器，其被耦合到所述第一延遲鏈，其中所述第三選擇器從所述第一組多個輸出信號中選擇一個輸出信號；半單元延遲元件，其被耦合到所述第三選擇器；及第四選擇器，其被耦合到所述第三選擇器和所述半單元延遲元件。
7. 根據(jù)權利要求6所述的相移電路，進一步包括一反相器，其被耦合到所述第一延遲電路，其中所述反相器將所 述第二組多個輸出信號的所述一個輸出信號反相。
8. 根據(jù)權利要求7所述的相移電路，進一步包括 耦合到所述匹配延遲電路的第一緩沖器；及 耦合到所述第四選擇器的第二緩沖器；其中所述第一緩沖器的輸出是參考信號，第二緩沖器的輸出是第 二延遲信號，所述輸入信號具有百分之五十的占空比，所述第二組多 個輸出信號中的所述一個輸出信號相對于所述參考信號相位移動180 度，所述反相器的輸出與所述參考信號的相位相同，而且所述第二延 遲信號相對于所述參考信號相位移動90度。
9. 一種雙時鐘脈沖產(chǎn)生器，其包括權利要求l所述的相移電路。
10. —種可編程邏輯器件，其包括權利要求l所述的相移電路。
11. 一種包括可編程邏輯器件的數(shù)字系統(tǒng)，所述可編程邏輯器件包 括權利要求1所述的相移電路。
12. —種產(chǎn)生相移信號的方法，其包括將輸入信號延遲第一延遲，用以提供第一延遲信號，其中所述第 一延遲包括第一本征延遲和第一有意延遲；及匹配所述第一本征延遲用以提供參考信號，其中所述匹配包括用 與所述第一本征延遲匹配的延遲來延遲所述輸入信號；其中，相對于所述參考信號，所述第一延遲信號被延遲所述第一有意延遲。
13. 根據(jù)權利要求12所述的方法，進一步包括以第二延遲來延遲所述輸入信號用以提供第二延遲信號，其中所 述第二延遲包括第二本征延遲和第二有意延遲，所述第二本征延遲與 所述第一本征延遲匹配，所述第二有意延遲是所述第一有意延遲的一 半，而且所述第二延遲信號相對于所述參考信號被延遲所述第一有意延遲的一半。
14. 根據(jù)權利要求13所述的方法，其中以所述第一延遲來延遲所述輸入信號包括-產(chǎn)生第一組多個延遲輸入信號；選擇所述第一組多個延遲輸入信號中的一個延遲輸入信號； 產(chǎn)生第二組多個第二延遲輸入信號；其中所述第二組多個第二延 遲輸入信號是所述一個延遲輸入信號的延遲版本；及選擇所述第二組多個輸入信號中的一個延遲輸入信號。
15. 根據(jù)權利要求14所述的方法，其中匹配所述第一延遲包括 使用匹配延遲選擇器延遲所述輸入信號。
16. 根據(jù)權利要求14所述的方法，其中以所述第二延遲來延遲所 述輸入信號包括- 選擇所述第一組多個延遲輸入信號中的一個延遲輸入信號；添加半單元延遲到所述第一組多個延遲輸入信號中的所述延遲輸入信號用以提供一個添加的延遲信號；及在所述添加的延遲信號和所述第一組多個延遲輸入信號中的所述 延遲輸入信號之間進行選擇。
17. 根據(jù)權利要求16所述的方法，進一步包括 將所述第一延遲信號反相用以提供一個反相的第一延遲信號；及 檢測所述反相的第一延遲信號和所述參考信號之間的相位差異。
18. 根據(jù)權利要求17所述的方法，其中所述輸入信號具有百分之 五十的占空比，所述第一延遲信號相對于所述參考信號相位移動180 度，所述反相的第一延遲信號與所述參考信號相位相同，而且以所述 第二延遲來延遲所述輸入信號導致所述輸入信號相對于所述參考信號 相位移動90度。
19. 一種相移電路，其包括第一延遲電路，其包括第一延遲元件和被耦合到所述第一延遲元 件的第二延遲元件，其中所述第一延遲元件接收輸入信號而且提供第 一延遲信號；一反相器，其被耦合到所述第一延遲電路用以將所述第一延遲信 號反相而且提供相對于所述輸入信號相位移動360度的輸出信號；及第二延遲電路，其包括所述第一延遲元件，其中所述第二延遲電 路提供相對于所述輸入信號相位移動90度的輸出信號。
20. 根據(jù)權利要求19所述的相移電路，其中所述反相器被耦合到 相位檢測器而且向所述相位檢測器提供相對于所述輸入信號相位移動 360度的所述輸出信號。
21. 根據(jù)權利要求19所述的相移電路，其中-所述第一延遲元件包括第一延遲鏈，其中所述第一延遲鏈接收所述輸入信號并且產(chǎn) 生第一組多個輸出信號，其中所述第一組多個輸出信號是所述輸入信號的延遲版本；及第一選擇器，其被耦合到所述第一延遲鏈，其中所述第一選擇器從所述第一組多個輸出信號中選擇一個輸出信號；并且所述第二延遲電路包括半單元延遲元件，其被耦合到所述第一選擇器；旁路通路，其被耦合到所述第一選擇器；及選擇器，其被耦合到所述半單元延遲元件和所述旁路通路。
22. 根據(jù)權利要求19所述的相移電路，其中 所述第一延遲元件包括第一延遲鏈，其中所述第一延遲鏈接收所述輸入信號并且產(chǎn)生第一組多個輸出信號，其中所述第一組多個輸出 信號是所述輸入信號的延遲版本；所述第一延遲電路進一步包括被耦合到所述第一延遲鏈的第一選 擇器，其中所述第一選擇器從所述第一組多個輸出信號中選擇一個輸 出信號；及第二延遲電路包括第三選擇器，其被耦合到所述第一延遲鏈，其中所述第三選 擇器從所述第一組多個輸出信號中選擇一個輸出信號； 半單元延遲元件，其被耦合到所述第三選擇器；及 第四選擇器，其被耦合到所述第三選擇器和所述半單元延遲 元件。
23. 根據(jù)權利要求22所述的相移電路，其中所述第二延遲元件包括第二延遲鏈，其中所述第二延遲鏈接收所述一個輸出信號并且產(chǎn) 生第二組多個輸出信號，其中所述第二組多個輸出信號是所述一個輸 出信號的延遲版本；及第二選擇器，其被耦合到所述第二延遲鏈，'其中所述第二選擇器 從所述第二組多個輸出信號中選擇一個輸出信號。
24. 根據(jù)權利要求19所述的相移電路，其中所述第二延遲電路進一步包括被耦合到所述第一延遲元件的緩沖器。
25. —種雙時鐘脈沖產(chǎn)生器，其包括權利要求19所述的相移電路。
26. —種可編程邏輯器件，其包括權利要求19所述的相移電路。
27. —種包括可編程邏輯器件的數(shù)字系統(tǒng)，所述可編程邏輯器件包 括權利要求19所述的相移電路。
28. —種相移電路，其包括第一延遲鏈，其中所述第一延遲鏈接收一個輸入信號并且產(chǎn)生第 一組多個輸出信號，所述第一組多個輸出信號是所述輸入信號的延遲 版本；第一選擇器，其被耦合到所述第一延遲鏈，其中所述第一選擇器 從所述第一組多個輸出信號中選擇一個輸出信號，所述第一組多個輸 出信號中的所述一個輸出信號相對于所述輸入信號具有第一延遲，而 且所述第一選擇器具有第一選擇器本征延遲；第二延遲鏈，其中所述第二延遲鏈接收所述一個輸出信號并且產(chǎn) 生第二組多個輸出信號，其中所述第二組多個輸出信號是所述一個輸 出信號的延遲版本；第二選擇器，其被耦合到所述第二延遲鏈，其中所述第二選擇器 從所述第二組多個輸出信號中選擇一個輸出信號，所述第二組多個輸 出信號中的所述一個輸出信號相對于所述輸入信號具有第二延遲，而 且所述第二選擇器具有第二選擇器本征延遲；匹配延遲電路，其與所述第一選擇器本征延遲和所述第二選擇器 本征延遲的組合匹配；反相器，其被耦合到所述第二選擇器用以將所述第二組多個輸出 信號中的所述一個輸出信號反相；相位檢測器，其被耦合到所述匹配延遲電路和所述反相器；及 控制電路，其被耦合到所述相位檢測器、所述第一選擇器和所述第二選擇器。
29. 根據(jù)權利要求28所述的相移電路，進一步包括 第三選擇器，其被耦合到所述第一延遲鏈，其中所述第三選擇器從所述第一組多個輸出信號中選擇一個輸出信號；半單元延遲元件，其被耦合到所述第三選擇器，其中所述半單元 延遲元件延遲所述輸出信號用以提供一個添加的延遲輸出信號；及第四選擇器，其被耦合到所述第三選擇器和所述半單元延遲元件， 其中所述第四選擇器在所述輸出信號和所述添加的延遲輸出信號之間 進行選擇，其中所述控制電路被耦合到所述第三選擇器和所述第四選擇器。
30. 根據(jù)權利要求29所述的相移電路，其中所述匹配延遲電路包括第一匹配延遲選擇器；及 第二匹配延遲選擇器；其中所述第一匹配延遲選擇器與所述第一選擇器本征延遲匹配并 且所述第二匹配延遲選擇器與所述第二選擇器本征延遲匹配。
31. 根據(jù)權利要求30所述的相移電路，進一步包括 被耦合到所述匹配延遲電路的第一緩沖器；及 被耦合到所述第四選擇器的第二緩沖器；其中所述第一緩沖器的輸出是一個參考信號，所述第二緩沖器的 輸出是第二延遲信號，所述輸入信號具有百分之五十的占空比，所述 第二組多個輸出信號中的一個輸出信號相對于所述參考信號相位移動 180度，所述反相器的輸出與所述參考信號的相位相同，而且所述第二 延遲信號相對于所述參考信號相位移動90度。
32. —種雙時鐘脈沖產(chǎn)生器，其包括權利要求28所述的相移電路。
33. —種可編程邏輯器件，其包括權利要求28所述的相移電路。
34. —種包括可編程邏輯器件的數(shù)字系統(tǒng)，所述可編程邏輯器件包 括權利要求28所述的相移電路。
全文摘要
描述一種具有本征延遲的相移電路，所述相移電路包括兩個而不是四個延遲鏈及相應的選擇器。這提供了顯著的面積節(jié)省而且減少了所述相移電路的本征延遲，這對其中沒有本征延遲匹配的實施例尤其有益。在一個特定實施例中，相移電路包括第一延遲電路和匹配延遲電路。所述第一延遲電路提供包括第一本征延遲和第一有意延遲的第一延遲。所述匹配延遲電路提供與第一本征延遲相匹配的匹配延遲。在一個特定實施例中，所述相移電路還包括第二延遲電路，用以提供包括第二本征延遲和第二有意延遲的第二延遲，其中第二本征延遲與第一本征延遲相匹配并且第二有意延遲是第一有意延遲的一半。匹配所述第一延遲電路的本征延遲允許把其輸出與輸入信號的延遲版本相比較，而不是與輸入信號相比較。因此，所述相移電路可工作的輸入信號的最大頻率(Fmax)不受本征延遲或所述相移電路可工作的輸入信號的最小頻率(Fmin)的限制。
文檔編號H03K5/14GK101355350SQ20081012802
公開日2009年1月28日 申請日期2008年7月9日 優(yōu)先權日2007年7月23日
發(fā)明者A·恩格仁 申請人:阿爾特拉公司