專利名稱：高速串行接口電路及電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速串行接口電路及電子設(shè)備等。
背景技術(shù)：
近年來(lái)，作為以降4氐EMI噪聲(noise )等為目的4妄口的LVDS (Low Voltage Differential Signaling j氐壓差分信號(hào))等高速串4亍傳送 備受矚目。在該高速串4亍傳送中，傳送電i 各通過差動(dòng)信號(hào)發(fā)送^皮串 行化的數(shù)據(jù)，接收(receiver)電路通過對(duì)差動(dòng)信號(hào)進(jìn)行差動(dòng)放大， 乂人而實(shí)現(xiàn)數(shù)據(jù)的傳遞。
作為這樣的高速串行傳送的現(xiàn)有技術(shù)，例如存在有專利文獻(xiàn)1 中所公開的技術(shù)。并且，作為高速串行傳送的電纜被取下時(shí)穩(wěn)定接 收電路的輸出的技術(shù)，例如存在有專利文獻(xiàn)2中所公開的技術(shù)。
但是，在專利文獻(xiàn)2公開的現(xiàn)有技術(shù)中，為了實(shí)現(xiàn)接收電路的 輸出的穩(wěn)定化，需要設(shè)置與差動(dòng)信號(hào)線(串行總線)不同的信號(hào)線。 因此，存在導(dǎo)致傳送電路和接收電路之間信號(hào)線條數(shù)增多的問題。
并且，在這些技術(shù)中，沒有記載與高速串行接口電路中的晶體 管特征的時(shí)移變化特征、即晶體管的負(fù)偏壓溫度不穩(wěn)定性(NBTI: Negative Bias Temperature Instability )牙口由熱載;危子引起的凈爭(zhēng)寸生變動(dòng) 的降低有關(guān)的內(nèi)容。
專利文獻(xiàn)1:曰本特開2006-276221
專利文獻(xiàn)2:日本特開2004-128629
發(fā)明內(nèi)容
本發(fā)明鑒于上述問題，提供了可以防止不傳輸時(shí)鐘信號(hào)時(shí)的不 穩(wěn)定動(dòng)作的高速串行接口電路及包括該高速串行接口電路的電子 設(shè)備。
本發(fā)明涉及一種高速串行接口電路，其包括數(shù)據(jù)接收電路， 用于接收通過差動(dòng)數(shù)據(jù)信號(hào)線傳輸?shù)牟顒?dòng)信號(hào)的串行數(shù)據(jù)，并輸出 接收串行數(shù)據(jù)；時(shí)鐘信號(hào)接收電路，用于接收通過差動(dòng)時(shí)鐘信號(hào)線 傳輸?shù)牟顒?dòng)信號(hào)的時(shí)鐘信號(hào)，并輸出接收時(shí)鐘信號(hào)；邏輯電路模塊， 至少包括串行/并行轉(zhuǎn)換電路，其中，上述串行/并行轉(zhuǎn)換電路根據(jù) 通過來(lái)自上述時(shí)鐘信號(hào)接收電路的上述接收時(shí)鐘信號(hào)而生成的采 樣時(shí)鐘信號(hào)，對(duì)來(lái)自上述數(shù)據(jù)接收電路的上述接收串4亍凄t據(jù)進(jìn)行采 樣，轉(zhuǎn)才灸成并4于ft據(jù)；自由運(yùn)4于時(shí)鐘信號(hào)生成電if各，用于生成并輸 出自由運(yùn)行時(shí)鐘信號(hào)；時(shí)鐘信號(hào)檢測(cè)電路，比較來(lái)自上述時(shí)鐘信號(hào) 接收電路的上述接收時(shí)鐘信號(hào)和來(lái)自上述自由運(yùn)行時(shí)鐘信號(hào)生成 電路的上述自由運(yùn)行時(shí)鐘信號(hào)，并檢測(cè)通過上述差動(dòng)時(shí)鐘信號(hào)線是 否傳輸有時(shí)鐘信號(hào)；以及輸出屏蔽電3各，當(dāng)才企測(cè)出通過上述差動(dòng)時(shí) 鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)時(shí)，屏蔽上述邏輯電路模塊的輸出信 號(hào)，以使上述邏輯電路模塊的輸出信號(hào)不會(huì)傳遞到后階段的電路。
根據(jù)本發(fā)明，自由運(yùn)行時(shí)鐘信號(hào)生成電路輸出自由運(yùn)行時(shí)鐘信 號(hào)，時(shí)鐘信號(hào)檢測(cè)電路將自由運(yùn)行時(shí)鐘信號(hào)和來(lái)自時(shí)鐘信號(hào)接收電 路的接收時(shí)鐘信號(hào)進(jìn)行比較，檢測(cè)差動(dòng)時(shí)鐘信號(hào)線中的時(shí)鐘信號(hào)的 輸送與未輸送。并且，若檢測(cè)出未輸送時(shí)鐘信號(hào)，則輸出屏蔽電路 進(jìn)行屏蔽，以使來(lái)自邏輯電路模塊的輸出信號(hào)不會(huì)傳遞到后階段的 電路。這樣，當(dāng)在差動(dòng)信號(hào)線中未輸送時(shí)鐘信號(hào)時(shí)，不會(huì)將不穩(wěn)定
的輸出信號(hào)傳遞到后階段的電路，從而可以防止不輸送時(shí)鐘信號(hào)時(shí) 的不穩(wěn)定的動(dòng)作。
并且，在本發(fā)明中，也可以上述時(shí)鐘信號(hào)才企測(cè)電路將上述接收 時(shí)鐘信號(hào)的頻率和上述自由運(yùn)行時(shí)鐘信號(hào)的頻率進(jìn)行比較，在上述 接收時(shí)鐘信號(hào)的頻率低于上述自由運(yùn)行時(shí)鐘信號(hào)的頻率的情況下， 判斷為通過上述差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)。
如上所述，僅通過將自由運(yùn)行時(shí)鐘信號(hào)和接收時(shí)鐘信號(hào)的頻率 進(jìn)行比較，就可以檢測(cè)出沒有輸送時(shí)鐘信號(hào)，從而可以簡(jiǎn)化時(shí)鐘信 號(hào)檢測(cè)電路的電^各構(gòu)成。
并且，在本發(fā)明中，也可以在將上述自由運(yùn)行時(shí)鐘信號(hào)的頻率
設(shè)為FC，將上述差動(dòng)時(shí)鐘信號(hào)線中的時(shí)鐘信號(hào)的頻率范圍的最小 頻率設(shè)為FL,將最大頻率設(shè)為FH的情況下，上述自由運(yùn)行時(shí)鐘信 號(hào)生成電路生成并輸出頻率FC被設(shè)定為FC〈FL的上述自由運(yùn)行 時(shí)鐘信號(hào)。
如上所述，當(dāng)頻率不在時(shí)鐘信號(hào)頻率范圍FL FH內(nèi)的信號(hào)出 現(xiàn)在時(shí)鐘信號(hào)線中時(shí)，將該信號(hào)視為根據(jù)噪聲等而生成的信號(hào)，從 而可以判斷出差動(dòng)時(shí)鐘信號(hào)線中沒有輸送時(shí)鐘信號(hào)。
并且，在本發(fā)明中，也可以上述時(shí)鐘信號(hào)接收電路從上述自由 運(yùn)行時(shí)鐘信號(hào)生成電路接受上述自由運(yùn)行時(shí)鐘信號(hào)，在檢測(cè)出通過 上述差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)的情況下，將上述自由運(yùn)行 時(shí)鐘信號(hào)代替上述接收時(shí)鐘信號(hào)向上述邏輯電贈(zèng)4莫塊輸出。
根據(jù)本發(fā)明，若檢測(cè)出在差動(dòng)時(shí)鐘信號(hào)線中沒有輸送時(shí)鐘信 號(hào)，則來(lái)自自由運(yùn)行時(shí)鐘信號(hào)生成電路的自由運(yùn)行時(shí)鐘信號(hào)代替接 收時(shí)鐘信號(hào)被輸入給邏輯電路模塊。因此，即使在差動(dòng)時(shí)鐘信號(hào)線
中的時(shí)鐘信號(hào)長(zhǎng)時(shí)間保持未被輸送的狀態(tài)下，也可以將自由運(yùn)行時(shí) 鐘信號(hào)作為模擬的時(shí)鐘信號(hào)被提供給邏輯電路模塊。由此，可以降
低邏輯電路模塊的晶體管的時(shí)移變化等，并可以提高可靠性。
并且，在本發(fā)明中，也可以上述數(shù)據(jù)接收電蹤J人上述自由運(yùn)行
時(shí)鐘信號(hào)生成電路接受上述自由運(yùn)行時(shí)鐘信號(hào)，在^r測(cè)出通過上述 差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)的情況下，將上述自由運(yùn)行時(shí)鐘 信號(hào)代替上述接收串行數(shù)據(jù)向上述邏輯電路模塊輸出。
根據(jù)本發(fā)明，若檢測(cè)出差動(dòng)時(shí)鐘信號(hào)線中沒有輸送時(shí)鐘信號(hào)， 則將來(lái)自自由運(yùn)行時(shí)鐘信號(hào)生成電路的自由運(yùn)行時(shí)鐘信號(hào)代替接 收串行數(shù)據(jù)輸入至邏輯電路^f莫塊。因此，即使在差動(dòng)數(shù)據(jù)信號(hào)線中
的數(shù)據(jù)長(zhǎng)時(shí)間保持未被輸送的狀態(tài)下，也可以將自由運(yùn)行時(shí)鐘信號(hào) 作為模擬的接收串行數(shù)據(jù)提供給邏輯電路模塊。由此，可以降低邏
輯電路模塊的晶體管的時(shí)移變化等，并可以提高可靠性。
并且，在本發(fā)明中，上述高速串行接口電路還可以包括頻率 檢測(cè)電路，用于檢測(cè)上述接收時(shí)鐘信號(hào)的頻率，并在上述接收時(shí)鐘 信號(hào)的頻率高于賦予的頻率FM的情況下，激活上述自由運(yùn)行時(shí)鐘 信號(hào)生成電路的動(dòng)作停止信號(hào)。
如上所述，接收時(shí)鐘信號(hào)的頻率較高時(shí)，停止自由運(yùn)行時(shí)鐘信 號(hào)生成電路的動(dòng)作，因此可以降低自由運(yùn)行時(shí)鐘信號(hào)生成電路生成 的自由運(yùn)行時(shí)鐘信號(hào)對(duì)高速串行輸送帶來(lái)的不良影響。
并且，在本發(fā)明中，上述時(shí)鐘信號(hào)^r測(cè)電^各可以包括充電電 路，用于以對(duì)應(yīng)于上述自由運(yùn)行時(shí)鐘信號(hào)的頻率的時(shí)間常數(shù)，向連 接有第一電容器的電荷泵節(jié)點(diǎn)進(jìn)行電荷的充電；放電電路，用于以 對(duì)應(yīng)于上述"f妄收時(shí)鐘4言號(hào)的頻率的時(shí)間常凄t,;改電來(lái)自上述電荷泵 節(jié)點(diǎn)的電荷；以及電壓檢測(cè)電路，用于檢測(cè)上述電荷泵節(jié)點(diǎn)的電壓。
如上所述，只是檢測(cè)電荷泵節(jié)點(diǎn)的電壓，也可以比較自由運(yùn)行 時(shí)鐘信號(hào)的頻率和接收時(shí)鐘信號(hào)的頻率，從而可以實(shí)現(xiàn)具有簡(jiǎn)單且 小型化的電路構(gòu)成的時(shí)鐘信號(hào)檢測(cè)電路。
并且，在本發(fā)明中，上述》文電電3各可以包括第一導(dǎo)電型的第 一晶體管，設(shè)置在連接有第二電容器的第一中間節(jié)點(diǎn)與第一電源之 間，在上述接收時(shí)鐘信號(hào)是第一電壓電平時(shí)被接通；以及第一導(dǎo)電 型的第二晶體管，設(shè)置在上述電荷泵節(jié)點(diǎn)與上述第一中間節(jié)點(diǎn)之 間，在上述接收時(shí)鐘信號(hào)是第二電壓電平時(shí)被接通，上述充電電路 包括第二導(dǎo)電型的第三晶體管，設(shè)置在連接有第三電容器的第二 中間節(jié)點(diǎn)與上述電荷泵節(jié)點(diǎn)之間，在上述自由運(yùn)行時(shí)鐘信號(hào)是第二
電壓電平時(shí)被接通；以及第二導(dǎo)電型的第四晶體管，設(shè)置在第二電 源與上述第二中間節(jié)點(diǎn)之間，在上述自由運(yùn)行時(shí)鐘信號(hào)是第一電壓 電平時(shí)纟皮4妄通。
根據(jù)上面所述，只是通過設(shè)置第一 第四晶體管和第一、第二 電容器等，才尤可以實(shí)J見力文電電^各和充電電3各，且可以實(shí)J見具有小型 化的電路結(jié)構(gòu)的時(shí)鐘信號(hào)4企測(cè)電路。
并且，在本發(fā)明中，上述電壓檢測(cè)電^各可以由施密特觸發(fā)電路 構(gòu)成。
如上所述，檢測(cè)信號(hào)中不會(huì)出現(xiàn)噪聲等原因引起的干擾，從而 可以防止4晉i吳動(dòng)作。
并且，在本發(fā)明中，上述高速串行接口電路還可以包括高阻 抗?fàn)顟B(tài)檢測(cè)電路，用于檢測(cè)構(gòu)成上述差動(dòng)時(shí)鐘信號(hào)線的第一、第二 時(shí)鐘信號(hào)線的高阻抗?fàn)顟B(tài)，上述輸出屏蔽電路在^r測(cè)出上述第一、 第二時(shí)鐘信號(hào)線的高阻抗?fàn)顟B(tài)的情況下，屏蔽上述邏輯電路模塊的 上述輸出信號(hào)。
如上所述，不僅在未輸送時(shí)鐘信號(hào)時(shí)，在時(shí)鐘信號(hào)線處于高阻 抗?fàn)顟B(tài)時(shí)，也可以屏蔽邏輯電路才莫塊的輸出信號(hào)，并可以防止后階 段的電路的錯(cuò)誤動(dòng)作。
并且，在本發(fā)明中，上述高阻抗?fàn)顟B(tài)檢測(cè)電路可以包括第一 上4立電阻，連4妄于上述第一時(shí)鐘信號(hào)線；第二上4立電阻，連4妄于上 述第二時(shí)鐘信號(hào)線；以及電壓檢測(cè)電路，在將上述時(shí)鐘信號(hào)接收電 路的公共狀態(tài)輸入電壓范圍的最小電壓設(shè)為VL,將最大電壓設(shè)為 VH的情況下，檢測(cè)上述第一、第二時(shí)鐘信號(hào)線的電壓是否高于上 述最大電壓VH，上述輸出屏蔽電路在上述第一、第二時(shí)鐘信號(hào)線 的電壓高于上述最大電壓VH的情況下，屏蔽上述邏輯電鴻4莫塊的 上述輸出信號(hào)。
如上所述，當(dāng)?shù)谝?、第二時(shí)鐘信號(hào)線的電壓高于最大電壓VH 時(shí)，可以判斷是沒有輸送時(shí)鐘信號(hào)的狀態(tài)。并且，在第一、第二時(shí) 鐘信號(hào)線的非驅(qū)動(dòng)狀態(tài)下，由于第一、第二時(shí)鐘信號(hào)線通過第一、 第二上拉電阻被上拉，因此通過電壓4全測(cè)電路檢測(cè)該被上拉的電 壓，/人而可以;險(xiǎn)測(cè)第一、第二時(shí)^H言號(hào)線的高阻^t狀態(tài)。
并且，在本發(fā)明中，上述高速串^f亍4妄口電i 各還可以包括第二 電壓才全測(cè)電路，用于才僉測(cè)上述第一、第二時(shí)鐘信號(hào)線的電壓是否低 于上述最小電壓VL,上述輸出屏蔽電^各在上述第一、第二時(shí)鐘信 號(hào)線的電壓低于上述最小電壓VL的情況下，屏蔽上述邏輯電路才莫 塊的上述輸出信號(hào)。
如上所述，不僅在第一、第二時(shí)鐘信號(hào)線是高阻抗?fàn)顟B(tài)的情況 下，即使在第一、第二時(shí)鐘信號(hào)線^皮i殳定為其電壓低于最小電壓 VL的情況下，也可以屏蔽邏輯電路才莫塊的輸出信號(hào)，并可以防止 后階段的電路的錯(cuò)誤動(dòng)作。
并且，在本發(fā)明中，上述高阻抗?fàn)顟B(tài)檢測(cè)電路可以包括第一 下拉電阻，連接于上述第一時(shí)鐘信號(hào)線；第二下拉電阻，連接于上 述第二時(shí)鐘信號(hào)線；以及電壓檢測(cè)電路，在將上述時(shí)鐘信號(hào)接收電
^各的y厶共狀態(tài)llr入電壓范圍的最小電壓i殳為VL，將最大電壓i殳為
VH的情況下，檢測(cè)上述第一、第二時(shí)鐘信號(hào)線的電壓是否低于上 述最小電壓VL,上述輸出屏蔽電if各在上述第一、第二時(shí)鐘信號(hào)線 的電壓低于上述最小電壓VL的情況下，屏蔽上述邏輯電路才莫塊的 上述輸出信號(hào)。
如上所述，在第一、第二時(shí)鐘信號(hào)線的電壓低于最小電壓VL 的情況下，可以判斷為不是輸送時(shí)鐘信號(hào)的狀態(tài)。并且，在第一、 第二時(shí)鐘信號(hào)線的非驅(qū)動(dòng)狀態(tài)下，第一、第二時(shí)鐘信號(hào)線通過第一、 第二下^立電阻下^立，因此可以通過電壓4企測(cè)電踏4企測(cè)該#1下4立的電 壓，/人而可以4企測(cè)第一、第二時(shí)鐘〗言號(hào)線的高阻抗?fàn)顟B(tài)。
并且，在本發(fā)明中，上述高速串行接口電路還可以包括第二 電壓檢測(cè)電路，用于檢測(cè)上述第一、第二時(shí)鐘信號(hào)線的電壓是否高 于上述最大電壓VH,上述輸出屏蔽電路在上述第一、第二時(shí)鐘信 號(hào)線的電壓高于上述最大電壓VH的情況下，屏蔽上述邏輯電贈(zèng)4莫 塊的上述輸出信號(hào)。
如上所述，不^f又在第一、第二時(shí)鐘信號(hào)線是高阻抗?fàn)顟B(tài)的情況 下，即使在第一、第二時(shí)鐘信號(hào)線被設(shè)定為其電壓高于最大電壓 VH的情況下，也可以屏蔽邏輯電贈(zèng)4莫塊的輸出信號(hào)，并可防止后 階段的電路的錯(cuò)誤動(dòng)作。
并且，本發(fā)明還涉及電子設(shè)備，其包括上述的任意方面的高速 串行接口電路、以及根據(jù)通過上述高速串行接口電路接收的數(shù)據(jù)或 時(shí)鐘信號(hào)進(jìn)行動(dòng)作的裝置。
圖1是本實(shí)施方式的高速串行接口電路的第一構(gòu)成例的示意
圖2是有關(guān)時(shí)鐘信號(hào)頻率范圍與自由運(yùn)行時(shí)鐘信號(hào)
(free-running clock signal)步貞率的關(guān)系的i兌明圖3是本實(shí)施方式的高速串刊-接口電i 各的第二構(gòu)成例的示意
圖4是本實(shí)施方式的高速串行接口電路的第三構(gòu)成例的示意
圖5是頻率檢測(cè)電路的構(gòu)成例的示意圖6是自由運(yùn)行信號(hào)生成電路的構(gòu)成例的示意圖7 (A)、圖7 (B)是時(shí)鐘信號(hào)檢測(cè)電路的構(gòu)成例的示意圖8是用于說明時(shí)鐘信號(hào)檢測(cè)電路的動(dòng)作的信號(hào)波形例的示意
圖9是自由運(yùn)行時(shí)鐘信號(hào)生成電路、時(shí)鐘信號(hào)檢測(cè)電路、頻率 檢測(cè)電路的詳細(xì)連接構(gòu)成例的示意圖10是用于說明本實(shí)施方式的整體動(dòng)作的信號(hào)波形例的示意
圖11是本實(shí)施方式的高速串行接口電路的第四構(gòu)成例的示意
圖12 (A)、圖12 (B)是HiZ檢測(cè)電路的構(gòu)成例及其說明圖13 (A)、圖13 (B)是HiZ檢測(cè)電路的其它構(gòu)成例及其說 明圖14 (A)、圖14 (B)是包括HiZ檢測(cè)電路的電壓檢測(cè)電路 的構(gòu)成例及其i兌明圖15是本實(shí)施方式的高速串行接口電路的第五構(gòu)成例的示意
圖16是采樣時(shí)鐘信號(hào)生成電路的構(gòu)成例的示意圖17是用于說明釆樣時(shí)鐘信號(hào)生成電路和串行/并行轉(zhuǎn)換電路 的動(dòng)作的信號(hào)波形圖；以及
圖18是電子設(shè)備的構(gòu)成例的示意圖。
具體實(shí)施例方式
下面，對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)4亍詳細(xì)說明。此夕卜，下面i兌 明的實(shí)施方式并不是用于不當(dāng)?shù)叵薅ū景l(fā)明所要保護(hù)的內(nèi)容，本實(shí) 施方式中說明的所有構(gòu)成并不是作為本發(fā)明的解決手段所必須的。
1、第一構(gòu)成例
圖1示出了本實(shí)施方式的高速串行電路(數(shù)據(jù)傳輸控制裝置、 串行接口電路)的第一構(gòu)成例。該高速串行接口電^各包括數(shù)據(jù)接收 電路IO、時(shí)鐘信號(hào)接收電路20、邏輯電路才莫塊30、自由運(yùn)行時(shí)鐘 信號(hào)生成電路70、時(shí)鐘信號(hào)檢測(cè)電路80、以及輸出屏蔽電路90。 此外，本實(shí)施方式的高速串行接口電路并不僅限于圖1的結(jié)構(gòu)，也
可以進(jìn)行省略其中的部分構(gòu)成要素、或者添加其它構(gòu)成要素等的各 種變形。
數(shù)據(jù)接收電路10是用于接收串行數(shù)據(jù)的接收電路。具體而言， 接收通過差動(dòng)信號(hào)線(廣義上是差動(dòng)信號(hào)線、串行總線)傳輸?shù)牟?br>
動(dòng)信號(hào)(小振幅的差動(dòng)信號(hào))的串行數(shù)據(jù)DP、 DM,'并輸出接收串 行數(shù)據(jù)DIN。該數(shù)據(jù)接收電路10包括差動(dòng)放大器OPD (比較器)， 該差動(dòng)》文大器OPD 7十DP、 DM的差動(dòng)<言號(hào)進(jìn)4于差動(dòng)》文大之后，輸_ 出例如單端(CMOS電平)的接收串行數(shù)據(jù)DIN。
時(shí)鐘信號(hào)接收電路20用于接收時(shí)鐘信號(hào)(clock signal)的接收 電路。具體而言，接收通過差動(dòng)時(shí)鐘信號(hào)線(廣義上是差動(dòng)信號(hào)線、 串行總線)傳輸?shù)牟顒?dòng)信號(hào)(小振幅的差動(dòng)信號(hào))的時(shí)鐘信號(hào)CKP、 CKM,并輸出4妻收時(shí)鐘信號(hào)CKIN。該時(shí)鐘信號(hào)4妾收電路20包括 差動(dòng)放大器OPC，該差動(dòng)放大器OPC對(duì)CKP、 CKM的差動(dòng)信號(hào)進(jìn) 行差動(dòng)放大之后，輸出例如單端的接收時(shí)鐘信號(hào)CKIN。
此外，數(shù)據(jù)接收電路IO、時(shí)鐘信號(hào)接收電路20沒有必要是專 用于數(shù)據(jù)或時(shí)鐘信號(hào)(時(shí)鐘脈沖)的專用接收電路，也可以根據(jù)例 如包括高速串行接口電路(宏塊)的集成電路裝置的安裝狀態(tài)等， 將數(shù)據(jù)接收電路10用作時(shí)鐘信號(hào)接收電路、或者將時(shí)鐘信號(hào)接收 電路20用4乍凄t才居4妄jR電路。
邏輯電路模塊30 (控制電路模塊、環(huán)形電路模塊)是用于進(jìn)行 高速串行傳輸或控制的電路模塊，邏輯電路模塊30可以包括例如 串行/并行轉(zhuǎn)換電路40、采樣時(shí)鐘信號(hào)生成電路50和邏輯電路60等。
串行/并行轉(zhuǎn)換電路40 (數(shù)據(jù)采樣電路)是用于將接收串行數(shù) 據(jù)DIN轉(zhuǎn)換為并行數(shù)據(jù)的電路。具體而言，基于通過來(lái)自時(shí)鐘信號(hào)
才妄收電^各20的4妄收時(shí)鐘信號(hào)CKIN生成的采樣時(shí)4中信號(hào)SCK，對(duì) 來(lái)自數(shù)據(jù)接收電路10的接收串行數(shù)據(jù)DIN進(jìn)行采樣之后轉(zhuǎn)換為并 行數(shù)據(jù)。該串行/并4于轉(zhuǎn)換電路40例如可以通過在其時(shí)鐘信號(hào)端子 輸入采樣時(shí)鐘信號(hào)SCK (多相時(shí)鐘信號(hào))且在其數(shù)據(jù)端輸入接收串 行數(shù)據(jù)DIN的觸發(fā)器電路來(lái)實(shí)現(xiàn)。
采樣時(shí)鐘信號(hào)生成電路50是用于生成采樣時(shí)鐘信號(hào)SCK的電 路。具體而言，從時(shí)鐘信號(hào)接收電路20接受接收時(shí)鐘信號(hào)CKIN, 生成并輸出用于對(duì)接收串行數(shù)據(jù)DIN進(jìn)行采樣的采樣時(shí)鐘信號(hào) SCK。該采才羊時(shí)4中yf言號(hào)生成電if各50例如可以通過用于生成多相的 采樣時(shí)鐘信號(hào)的DLL (Delayed Locked Loop:延遲鎖定環(huán))電3各等 來(lái)實(shí)現(xiàn)。
邏輯電路60是用于對(duì)來(lái)自串行/并行轉(zhuǎn)換電路40的并行數(shù)據(jù)、 和來(lái)自采樣時(shí)鐘信號(hào)生成電路50的時(shí)鐘信號(hào)進(jìn)行各種邏輯處理(加 工處理)的電路，將邏輯處理后的并行數(shù)據(jù)RT和時(shí)鐘信號(hào)RCK輸 出給后階段的電^各。作為這樣的邏輯處理，可想到有例如并行數(shù)據(jù) 的^齊換處理、并4亍^:據(jù)的凄t據(jù)通道中的映射的變更處理、和時(shí)鐘信 號(hào)負(fù)載(duty)狀態(tài)的調(diào)整處理等。
自由運(yùn)4亍時(shí)鐘信號(hào)生成電路70生成并輸出自由運(yùn)4亍的時(shí)鐘信 號(hào)OSCK，而不是/人外部供給的時(shí)鐘信號(hào)。具體而言，其內(nèi)置有環(huán) 形振蕩器等自由運(yùn)行的振蕩電路，通過在接通電源之后開始的振蕩 動(dòng)作，生成自由運(yùn)行的振蕩時(shí)鐘信號(hào)。并且，根據(jù)需要，對(duì)振蕩時(shí) 鐘信號(hào)進(jìn)行分頻，并輸出希望頻率的自由運(yùn)行的時(shí)鐘信號(hào)OSCK。
時(shí)鐘信號(hào)檢測(cè)電路80是用于檢測(cè)是否通過差動(dòng)時(shí)鐘信號(hào)線來(lái) 傳輸時(shí)鐘信號(hào)的電路。具體而言，比較來(lái)自時(shí)鐘信號(hào)接收電路20 的接收時(shí)鐘信號(hào)CKIN和來(lái)自自由運(yùn)行時(shí)鐘信號(hào)生成電路70的自 由運(yùn)4于時(shí)鐘信號(hào)OSCK,;險(xiǎn)測(cè)差動(dòng)時(shí)鐘信號(hào)線上的時(shí)鐘信號(hào)的傳輸
與非傳輸。并且，當(dāng)判斷為傳輸時(shí)鐘信號(hào)時(shí)，激活(例如，H電平)時(shí)鐘信號(hào)的4企測(cè)信號(hào)CKDET。
進(jìn)一步具體而言，時(shí)鐘信號(hào);f全測(cè)電^各80比專交接收時(shí)鐘信號(hào) CKIN的頻率和自由運(yùn)4于時(shí)鐘信號(hào)OSCK的頻率。并且，在"l妻收時(shí) 鐘信號(hào)CKIN的頻率低于自由運(yùn)行時(shí)鐘信號(hào)OSCK的頻率時(shí)，判斷 為通過差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)，不激活(例如L電平) 才企測(cè)4言號(hào)CKDET。
輸出屏蔽電路卯用于屏蔽(mask)邏輯電路模塊30的輸出信 號(hào)RT (并行數(shù)據(jù))、RCK (時(shí)鐘信號(hào))。具體而言，在通過時(shí)鐘信 號(hào)檢測(cè)電路80檢測(cè)出通過差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)時(shí)進(jìn) 行屏蔽，以使邏輯電路模塊30的輸出信號(hào)RT、 RCK未被傳遞到后 階段的電路。
例如，l敘出屏蔽電i 各90包括AND電路ANB1、 ANB2 ("與" 電路)，向ANB1、 ANB2的第一輸入端子輸入邏輯電路才莫塊30的 輸出信號(hào)RT、 RCK，向ANB1、 ANB2的第二輸入端子輸入才企測(cè) CKDET。因此，若檢測(cè)出通過差動(dòng)時(shí)鐘信號(hào)線未傳輸時(shí)鐘信號(hào)，檢 測(cè)信號(hào)CKDET變?yōu)長(zhǎng)電平(不激活)，貝'J AND電^各ANB1 、 ANB2 的輸出信號(hào)RT'、 RCK'被固定在L電平。由此，邏輯電路模塊30 的輸出信號(hào)RT、 RCK被屏蔽，從而無(wú)法傳遞到后階段(后級(jí))的電路。
例如，若在不傳輸時(shí)鐘信號(hào)時(shí)，CKP、 CKM的信號(hào)線同時(shí)被 固定在L電平等，則導(dǎo)致時(shí)鐘信號(hào)接收電路20的差動(dòng)放大器OPC 的非反轉(zhuǎn)輸入端子和反轉(zhuǎn)輸入端子同時(shí)被固定在L電平。在這種情 況下，如后面所述，即使在CKP、 CKM的信號(hào)線上連^妻上^立電阻 (pull-up resistor )等，只要傳送電路側(cè)的驅(qū)動(dòng)能力較高，則CKP、 CKM的信號(hào)線的電壓也一皮驅(qū)動(dòng)為L(zhǎng)電平側(cè)。并且，如上所述，CKP、
CKM的信號(hào)線被固定在L電平的狀態(tài)下，在CKP、 CKM上重疊噪 聲，則噪聲通過差動(dòng)放大器OPC被放大，與時(shí)鐘信號(hào)一樣動(dòng)作， 從而發(fā)生高速串行接口電路和其它后階段的電路進(jìn)行錯(cuò)誤動(dòng)作的 情況。
另一方面，當(dāng)CKP、 CKM的信號(hào)線中不存在小振幅的差動(dòng)時(shí) 鐘信號(hào)時(shí)，是時(shí)鐘信號(hào)沒有被傳輸?shù)那闆r，在這樣的情況下，將來(lái) 自高速串行接口電路的輸出信號(hào)RT、 RCK輸出給后階段的電路中 是并不理想的，也沒有必要輸出。
因此，在本實(shí)施方式中，當(dāng)這樣的不傳llrCKP、 CKM的時(shí)鐘 信號(hào)時(shí)，通過輸出屏蔽電路90屏蔽邏輯電路模塊30的輸出信號(hào)RT、 RCK本身。這樣，在例如CKP、 CKM的信號(hào)線的噪聲^皮放大后如 同時(shí)鐘信號(hào)那樣動(dòng)作，從而即使在高速串行接口電路進(jìn)行沒有預(yù)期 的動(dòng)作的情況下，不穩(wěn)定的輸出信號(hào)RT、 RCK也不會(huì)被傳遞到后 階段的電路中。換言之，只有在CKP、 CKM的信號(hào)線中傳輸著小 振幅的差動(dòng)信號(hào)的時(shí)鐘信號(hào)時(shí)，輸出信號(hào)RT、 RCK才可以傳遞給 后階段的電路。因此，可以有效地防止發(fā)生因CKP、 CKM的噪聲 等引起的錯(cuò)誤動(dòng)作。
并且，在本實(shí)施方式中，通過接收時(shí)鐘信號(hào)CKIN與自由運(yùn)行 時(shí)鐘信號(hào)OSCK的比較來(lái)實(shí)現(xiàn)如上述的時(shí)鐘信號(hào)的傳輸與非傳輸 的才全測(cè)。具體而言，通過比較CKIN與OSCK的頻率來(lái)實(shí)現(xiàn)。
可以考慮例如通過提取時(shí)鐘信號(hào)的包絡(luò)線等來(lái)檢測(cè)時(shí)鐘信號(hào) 的傳輸與非傳輸?shù)姆椒?。但是，根?jù)該方法，需要復(fù)雜電路結(jié)構(gòu)的 模擬電路，從而帶來(lái)電路的大規(guī)?；⒐牡脑黾?、和電路設(shè)計(jì)的 復(fù)雜化。
關(guān)于這一點(diǎn)，如本實(shí)施方式所述，#4居比4交接收時(shí)鐘信號(hào)CKIN 與自由運(yùn)行時(shí)鐘信號(hào)OSCK的方法，與提取時(shí)鐘信號(hào)的包絡(luò)線的方 法相比，可以以結(jié)構(gòu)簡(jiǎn)單的電3各來(lái)4企測(cè)時(shí)鐘信號(hào)的傳輸與非傳輸， 從而可以實(shí)現(xiàn)電路的小規(guī)才莫化和低功耗化。
例如在圖2中，F(xiàn)L是差動(dòng)時(shí)鐘信號(hào)線上的時(shí)鐘信號(hào)的頻率范 圍的最小頻率，F(xiàn)H是時(shí)鐘信號(hào)頻率范圍的最大頻率。即， 一般情 況下，差動(dòng)時(shí)鐘信號(hào)線上的時(shí)鐘信號(hào)的頻率以規(guī)^各等限定，例如， FL是j氐速才莫式下的最小頻率(例如，20MHz), FH是高速才莫式下 的最大頻率(例如135MHz)。因此，當(dāng)在差動(dòng)時(shí)鐘信號(hào)線中適當(dāng)?shù)?傳輸時(shí)鐘信號(hào)的狀態(tài)下，該時(shí)鐘信號(hào)的頻率范圍是FL ~ FH的范圍。 換言之，當(dāng)頻率不在這樣的頻率范圍FL FH內(nèi)的信號(hào)出現(xiàn)在CKIN 的信號(hào)線中時(shí)，可以認(rèn)為該信號(hào)是噪聲被放大的信號(hào)。
因此，在本實(shí)施方式中，如圖2所示，當(dāng)將CKP、 CKM的時(shí) 鐘信號(hào)的頻率范圍的最小頻率為FL時(shí)，自由運(yùn)行時(shí)鐘信號(hào)生成電 路70生成被設(shè)定為FC〈FL的頻率FC的自由運(yùn)行時(shí)鐘信號(hào) OSCK，并提供給數(shù)據(jù)接收電路10和時(shí)鐘信號(hào)接收電路20。
即，在包括高速串行接口電路的集成電路裝置中，通常根據(jù)通 過差動(dòng)時(shí)鐘信號(hào)線4妄收的CKP、 CKM的時(shí)鐘信號(hào)來(lái)生成系統(tǒng)時(shí)鐘 信號(hào)，使集成電路裝置動(dòng)作。因此， 一般情況下，不設(shè)置如圖l所 示的自由運(yùn)行時(shí)鐘信號(hào)生成電路70。
關(guān)于這一點(diǎn)，在本實(shí)施方式中，為了檢測(cè)時(shí)鐘信號(hào)，特意設(shè)置 了一般情況下不需要的自由運(yùn)行時(shí)鐘信號(hào)生成電路70。并且，將該 自由運(yùn)行時(shí)鐘信號(hào)生成電路70輸出的自由運(yùn)行時(shí)鐘信號(hào)OSCK的 頻率FC設(shè)定為如圖2所示的FC〈FL,比較該自由運(yùn)行時(shí)鐘信號(hào) OSCK的頻率和接收時(shí)鐘信號(hào)CKIN的頻率。并且，當(dāng)接收時(shí)鐘信
號(hào)CKIN的頻率^f氐于自由運(yùn)4于時(shí)鐘信號(hào)OSCK的頻率時(shí)，判斷通過 差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)。
這樣，當(dāng)頻率不在CKP、 CKM的時(shí)鐘信號(hào)頻率范圍FL FH 內(nèi)的信號(hào)出現(xiàn)在CKIN的信號(hào)線中時(shí)，將該信號(hào)看作是噪聲被放大 且如同時(shí)鐘信號(hào)一樣動(dòng)作的信號(hào)，從而可以判斷時(shí)鐘信號(hào)沒有被傳 輸。并且，即使是在高速串行接口電路由于這樣的信號(hào)而進(jìn)行錯(cuò)誤 動(dòng)作的情況下，由于通過輸出屏蔽電路卯屏蔽輸出信號(hào)RT、 RCK， 因此可以有效地防止錯(cuò)誤動(dòng)作的不良影響波及后階段的電路。
2、第二構(gòu)成例
圖3示出了本實(shí)施方式的第二構(gòu)成例。該第二構(gòu)成例是降^f氐了 晶體管的時(shí)移變化(temporal variation )現(xiàn)象的構(gòu)成例。
例如，作為P型晶體管的時(shí)移變化現(xiàn)象，公知的是被稱為NBTI (Negative Bias Temperature Instability:負(fù)偏壓溫度不穩(wěn)'定)的王見象。 該現(xiàn)象是相對(duì)晶體管基板的電位，柵電4及的電位為負(fù)的狀態(tài)下，P 型晶體管的閾值電壓的絕對(duì)值逐漸變大的現(xiàn)象。當(dāng)集成電路裝置的 溫度變高時(shí)，進(jìn)一步加速了該現(xiàn)象。并且，作為N型晶體管的時(shí)移 變化現(xiàn)象公知有基于熱載流子的特性變動(dòng)現(xiàn)象。該現(xiàn)象是從源極流 向漏才及的電子,皮強(qiáng)電場(chǎng)加速，且獲得較大能量的電子通過石並撞電離 與電子發(fā)生電子空穴對(duì)，通過進(jìn)入4冊(cè)才及氧化膜中，乂人而改變晶體管 的閾值電壓，最終石皮壞氧化a莢。一^y^知可以通過將LDD (Light DopedDrain，輕摻雜漏極)結(jié)構(gòu)用于晶體管，從而可以在一定程度 地避免由熱載流子引起的特性變動(dòng)和劣化。
例如，高速串行接口電路的宏塊的使能信號(hào)被激活之后，CKP、 CKM或DP、 DM的信號(hào)線被固定為L(zhǎng)電平或H電平，在溫度舉交高 的狀態(tài)下放置長(zhǎng)時(shí)間，則導(dǎo)致構(gòu)成高速串行接口電路的P型晶體管
的閾值電壓被改變(shift)。具體而言，在溫度較高的狀態(tài)下，對(duì)構(gòu) 成邏輯電路模塊30的電路的晶體管長(zhǎng)時(shí)間施加負(fù)偏壓，則導(dǎo)致P 型晶體管的閾值電壓改變。由此，P型晶體管和N型晶體管的驅(qū)動(dòng) 能力失去平衡，從而電路特征發(fā)生變動(dòng)、或者邏輯電路的延遲時(shí)間 發(fā)生變動(dòng)。其結(jié)果是，例如在裝運(yùn)產(chǎn)品時(shí)，即使將采樣時(shí)鐘信號(hào)SCK 的采樣點(diǎn)被設(shè)定在數(shù)據(jù)的中央附近，也不會(huì)發(fā)生釆樣點(diǎn)因?yàn)镹BTI 的現(xiàn)象而從中央偏移的問題。
在這種情況下，例如，考慮到基于NBTI的閾值電壓或延遲時(shí) 間的改變，可以考慮設(shè)定采樣點(diǎn)或延遲時(shí)間的設(shè)定方法，但是在該 方法中，需要進(jìn)行考慮由NBTI引起的閾值電壓或延遲時(shí)間的變動(dòng) 的i殳定，乂人而導(dǎo)f丈i殳定余量(margin)變少。
為了解決上述問題，在圖3的第二構(gòu)成例中，著眼于自由運(yùn)4亍 時(shí)鐘信號(hào)生成電^各70的存在，采用如下方法在差動(dòng)信號(hào)線中沒 有傳輸時(shí)鐘信號(hào)和數(shù)據(jù)時(shí)，將自由運(yùn)行時(shí)鐘信號(hào)輸入到后階段的電 路。
具體而言，在圖3的第二構(gòu)成例中，時(shí)鐘信號(hào)接收電路20從 自由運(yùn)行時(shí)鐘信號(hào)生成電路70接受自由運(yùn)行時(shí)鐘信號(hào)OSCKl。并 且，在4全測(cè)到通過差動(dòng)時(shí)鐘信號(hào)線沒有傳遞CKP、 CKM的時(shí)鐘信 號(hào)時(shí)，以自由運(yùn)行時(shí)鐘信號(hào)OSCK1代^^接收時(shí)鐘信號(hào)CKIN作為 CKIN'輸出到作為后階段電路的邏輯電路模塊30 (采樣時(shí)鐘信號(hào)生 成電路)。
并且，數(shù)據(jù)接收電路10從自由運(yùn)行時(shí)鐘信號(hào)生成電路70接受 自由運(yùn)行時(shí)鐘信號(hào)OSCKl。并且，在4企測(cè)到通過差動(dòng)時(shí)鐘信號(hào)線 沒有傳輸時(shí)鐘信號(hào)時(shí)，以自由運(yùn)行時(shí)鐘信號(hào)信號(hào)OSCK1代替接收 串行數(shù)據(jù)DIN作為DIN'輸出到作為后階段電路的邏輯電路模塊30 (串行/并行轉(zhuǎn)換電路)。此外，也存在以下的實(shí)施方式只使時(shí)鐘
信號(hào)接收電路20具有用于NBTI防止的自由運(yùn)行時(shí)鐘信號(hào)的輸出功 6匕H匕。
時(shí)鐘信號(hào)檢測(cè)電路80從自由運(yùn)行時(shí)鐘信號(hào)生成電路70接受自 由運(yùn)行時(shí)鐘信號(hào)OSCK2，比較接收時(shí)鐘信號(hào)CKIN和自由運(yùn)行時(shí)鐘 信號(hào)OSCK2。并且，若檢測(cè)出在時(shí)鐘信號(hào)線中的CKP、 CKM的傳 輸，則將檢測(cè)信號(hào)CKDET激活。另一方面，若檢測(cè)到未傳輸時(shí)鐘 信號(hào)，則不激活;險(xiǎn)測(cè)信號(hào)CKDET。
并且，若檢測(cè)到時(shí)鐘信號(hào)的傳輸且將檢測(cè)信號(hào)CKDET激活， 則時(shí)鐘信號(hào)接收電^各20向邏輯電鴻4莫塊30輸出對(duì)應(yīng)于CKP、CKM 的接收時(shí)鐘信號(hào)CKIN。另一方面，若檢測(cè)到時(shí)鐘信號(hào)未被傳輸且 未將檢測(cè)信號(hào)CKDET激活，則時(shí)鐘信號(hào)接收電路20以來(lái)自自由運(yùn) 行時(shí)鐘信號(hào)生成電^各70的自由運(yùn)行時(shí)鐘信號(hào)OSCK1代替接收時(shí)鐘 信號(hào)CKIN作為CKIN'輸出給邏輯電^^莫塊30。
同樣地，若檢測(cè)到時(shí)鐘信號(hào)的傳輸且將檢測(cè)信號(hào)CKDET激活， 則數(shù)據(jù)接收電路10將對(duì)應(yīng)于DP、 DM的接收串行數(shù)據(jù)DIN輸出給 邏輯電路模塊30。另一方面，若檢測(cè)到時(shí)鐘信號(hào)未被傳輸且未將檢 測(cè)信號(hào)CKDET激活，則以自由運(yùn)行時(shí)鐘信號(hào)OSCK1代替接收串 行數(shù)據(jù)DIN作為DIN'輸出給邏輯電路模塊30。
更具體而言，時(shí)鐘信號(hào)接收電路20包括時(shí)鐘信號(hào)選擇器SLC。 向時(shí)鐘信號(hào)選擇器SLC的第一個(gè)輸入端子輸入接收時(shí)鐘信號(hào) CKIN,向其第二個(gè)輸入端子輸入自由運(yùn)行時(shí)鐘信號(hào)OSCKl。并且， 基于來(lái)自時(shí)鐘信號(hào)檢測(cè)電路80的檢測(cè)信號(hào)CKDET,選擇接收時(shí)鐘 信號(hào)CKIN和自由運(yùn)行時(shí)鐘信號(hào)OSCK1中的任一個(gè)并加以輸出。 即，當(dāng)檢測(cè)信號(hào)CKDET被激活(H電平)時(shí)，選擇接收時(shí)鐘信號(hào) CKIN，將其作為CKIN'輸出，當(dāng)4企測(cè)信號(hào)CKDET未一皮激活(L電 平)時(shí)，選擇自由運(yùn)行時(shí)鐘信號(hào)OSCKl，并將其作為CKIN'輸出給
邏輯電路模塊30。此外，當(dāng)檢測(cè)信號(hào)CKDET未被激活時(shí)，邏輯電 路模塊30的輸出信號(hào)RT、 RCK也被輸出屏蔽電路90屏蔽，不會(huì) 被輸出給后階段的電路。
同樣的，數(shù)據(jù)*接收電^各10包括數(shù)據(jù)選4奪器SLD。向數(shù)據(jù)選擇 器SLD的第一個(gè)輸入端子輸入接收串行數(shù)據(jù)DIN,向其第二個(gè)輸 入端子輸入自由運(yùn)行時(shí)鐘信號(hào)OSCKl。并且，根據(jù)來(lái)自時(shí)鐘信號(hào) 沖全測(cè)電3各80的4全測(cè)信號(hào)CKDET,選擇4妄收串4亍凄t據(jù)DIN和自由運(yùn) 行時(shí)鐘信號(hào)OSCKl中的任一個(gè)并加以輸出。即，當(dāng)檢測(cè)信號(hào)CKDET 被激活時(shí)，選4奪接收串行數(shù)據(jù)DIN，并加其作為DIN'加以輸出，當(dāng) 才企測(cè)信號(hào)CKDET未,皮激活時(shí)，選才奪自由運(yùn)行時(shí)鐘信號(hào)OSCK1,并 將其作為DIN'輸出給邏輯電路才莫塊30。
才艮據(jù)圖3的第二構(gòu)成例，差動(dòng)時(shí)鐘信號(hào)線上的時(shí)鐘信號(hào)停止， 通過時(shí)鐘信號(hào)4企測(cè)電路804企測(cè)到未傳輸CKP、 CKM的時(shí)鐘信號(hào)時(shí)， 將來(lái)自自由運(yùn)行時(shí)鐘信號(hào)生成電路70的自由運(yùn)行時(shí)鐘信號(hào)OSCK1 代替接收時(shí)鐘信號(hào)CKIN和接收串行數(shù)據(jù)DIN被輸入給邏輯電路模 塊30。因此，即使在高速串行接口電路的使能信號(hào)被激活之后， CKP、 CKM的時(shí)鐘信號(hào)和DP、 DM的數(shù)據(jù)處于長(zhǎng)時(shí)間未被傳輸?shù)?狀態(tài)下，自由運(yùn)行時(shí)鐘信號(hào)OSCK作為模擬時(shí)鐘信號(hào)、數(shù)據(jù)被輸出 到邏輯電路模塊30。這時(shí)，由于檢測(cè)信號(hào)CKDET未被激活，所以 被輸出屏蔽電路卯屏蔽輸出信號(hào)RT、 RCK,因此，不適合的輸出 信號(hào)不會(huì)被傳遞給后階段的電路。因此，根據(jù)圖3的構(gòu)成，可以防 止邏輯電路模塊30的晶體管的閾值等由于NBTI而改變，從而實(shí)現(xiàn) 提高可靠性和設(shè)計(jì)余量。
尤其是在圖3中，存在如下特征有效地利用為了屏蔽輸出信 號(hào)而設(shè)置的自由運(yùn)行時(shí)鐘信號(hào)生成電路70和時(shí)鐘信號(hào)檢測(cè)電路80, 其用于減少NBTI。即，在圖3中，通過來(lái)自自由運(yùn)行時(shí)鐘生成電 3各70的自由運(yùn)4亍時(shí)鐘信號(hào)OSCK2，由時(shí)鐘信號(hào)4企測(cè)電3各80片企測(cè)
出未傳輸CKP、 CKM并屏蔽輸出信號(hào)RT、 RC，同時(shí)，當(dāng)這樣才企 測(cè)出未傳輸CKP、 CKM時(shí)，通過選擇器SLC、 SLD將自由運(yùn)行時(shí) 鐘信號(hào)OSCK1供給邏輯電路模塊30，從而實(shí)現(xiàn)NBTI的降低。因 此，以小規(guī)模且簡(jiǎn)單的電路結(jié)構(gòu)，可以實(shí)現(xiàn)屏蔽輸出信號(hào)和減少 NBTI兩者。
此外，可以將自由運(yùn)行時(shí)鐘信號(hào)生成電路70輸出的自由運(yùn)行 時(shí)鐘信號(hào)OSCK1和OSCK2的頻率設(shè)定為相同，也可以設(shè)定為不同。 此外，在設(shè)定為不同頻率時(shí)，優(yōu)選將自由運(yùn)行時(shí)鐘信號(hào)OSCK1的 頻率FC1和OSCK2的頻率FC2設(shè)定為滿足FC2〈FC1關(guān)系。
3、第三構(gòu)成例
圖4示出了本實(shí)施方式的第三構(gòu)成例。圖4在圖1的基礎(chǔ)上進(jìn) 一步設(shè)置了頻率沖企測(cè)電路100。此夕卜，還可以進(jìn)行在圖4上組合圖 3等的變形。
頻率4企測(cè)電路100用于4企測(cè)接收時(shí)鐘信號(hào)CKIN的頻率。并且， 在接收時(shí)鐘信號(hào)CKIN的頻率高于頻率FM時(shí)，激活自由運(yùn)行時(shí)鐘 信號(hào)生成電路70的動(dòng)作停止信號(hào)STP。由此，自由運(yùn)行時(shí)鐘信號(hào) 生成電路70包括的振蕩電路停止振蕩動(dòng)作，且停止生成自由運(yùn)行 時(shí)鐘信號(hào)OSCK。
在此，如圖2所示，停止生成自由運(yùn)行時(shí)鐘信號(hào)的頻率FM是 CKP、 CKM的時(shí)4H言號(hào)頻率范圍FL ~ FH之內(nèi)的頻率。
例如，如圖2的頻率FL所示，CKP、 CKM的時(shí)鐘信號(hào)頻率較 低時(shí)，即使自由運(yùn)行時(shí)鐘信號(hào)生成電路70的振蕩電路進(jìn)行振蕩動(dòng) 作，其振蕩時(shí)鐘信號(hào)的噪聲對(duì)差動(dòng)信號(hào)線上的數(shù)據(jù)的輸送和時(shí)鐘信 號(hào)的輸送帶來(lái)的不良影響也較少。
與此相對(duì)，如圖2的頻率FH所示，時(shí)4H言號(hào)頻率4交高時(shí)，恐 怕自由運(yùn)行時(shí)鐘信號(hào)生成電路70的振蕩時(shí)鐘信號(hào)的噪聲對(duì)差動(dòng)信 號(hào)線上的^t據(jù)輸送和時(shí)鐘信號(hào)輸送帶來(lái)不良影響。并且，正常輸送 數(shù)據(jù)和正常輸送時(shí)鐘信號(hào)時(shí)，不需要生成用于屏蔽輸出信號(hào)或者用 于減少NBTI的自由運(yùn)行時(shí)鐘信號(hào)OSCK。
因此在圖4中，頻率才企測(cè)電路100檢測(cè)接收時(shí)鐘信號(hào)CKIN的 頻率，在CKIN的頻率高于頻率FM (FL<FM<FH)時(shí)，激活動(dòng) 作停止信號(hào)STP,使自由運(yùn)行時(shí)鐘信號(hào)生成電路70的動(dòng)作停止。 由此，可以防止在自由運(yùn)行時(shí)鐘信號(hào)生成電路70中的振蕩時(shí)鐘信 號(hào)對(duì)差動(dòng)信號(hào)線中的數(shù)據(jù)輸送和時(shí)鐘信號(hào)輸送(傳輸)帶來(lái)不良影 響。
圖5示出了頻率沖企測(cè)電路100的構(gòu)成例。該頻率才企測(cè)電路100 包括開關(guān)元件SE (開關(guān)晶體管)、電容器CE、電流源ISE (電流源 晶體管)、比較器CPE、停止信號(hào)生成電路102。
開關(guān)元件SE、電容器CE被設(shè)置在節(jié)點(diǎn)(node) NE1和VSS (第一電源)之間。電流源ISE核二沒置在VDD (第二電源)和節(jié) 點(diǎn)NE1之間。比較器CPE比較節(jié)點(diǎn)NE1的電壓VE1和基準(zhǔn)電壓 VRE。停止信號(hào)生成電路102根據(jù)比較器CPE的輸出信號(hào)CPQ, 生成并輸出動(dòng)作停止信號(hào)STP。
在圖5中，通過來(lái)自電流源ISE的恒流，電容器CE充滿電荷， 節(jié)點(diǎn)NE1的電壓VE1才艮據(jù)由電流源ISE的恒流值和電容器CE的 電容值確定的時(shí)間常凄t而上升。并且，接收時(shí)鐘信號(hào)CKIN的頻率 較低時(shí)，由于開關(guān)元件SE的節(jié)點(diǎn)NE1的放電時(shí)間間隔變?yōu)檩^長(zhǎng)， 因此電壓VE1超過基準(zhǔn)電壓VRE, 乂人比4交器CPE l命出脈沖狀的輸 出信號(hào)CPQ。另一方面，接收時(shí)鐘信號(hào)CKIN的頻率較高時(shí)，開關(guān) 元件SE的節(jié)點(diǎn)NE1的放電時(shí)間間隔變?yōu)檩^短，因此從比較器CPE
不輸出脈沖狀的輸出信號(hào)CPQ。停止信號(hào)生成電路102根據(jù)該輸出 信號(hào)CPQ，判斷接收時(shí)鐘信號(hào)CKIN是否高于頻率FM,當(dāng)高于頻 率FM時(shí)，激活動(dòng)作停止信號(hào)STP,停止自由運(yùn)行時(shí)鐘信號(hào)生成電 3各70的動(dòng)作。
4、自由運(yùn)行時(shí)鐘信號(hào)生成電路、時(shí)鐘信號(hào)檢測(cè)電路
下面，對(duì)自由運(yùn)行時(shí)鐘信號(hào)生成電路70、時(shí)鐘信號(hào)4企測(cè)電路 80進(jìn)4亍詳纟田i兌曰月。
圖6示出了自由運(yùn)行時(shí)鐘信號(hào)生成電路70的構(gòu)成例。此外， 本實(shí)施方式的自由運(yùn)行時(shí)鐘生成電^各70并不僅限于圖6的結(jié)構(gòu)， 可以進(jìn)4亍省略部分構(gòu)成要素(例如，分頻電^各)、或者添加其它構(gòu) 成要素等各種變形。
圖6的自由運(yùn)行時(shí)鐘信號(hào)生成電路70包括自由運(yùn)行振蕩電路 72和分頻電^各76。自由運(yùn)4于振蕩電路72通過所謂的環(huán)形振蕩器的 振蕩動(dòng)作生成自由運(yùn)行的振蕩時(shí)鐘信號(hào)OSC。分頻電路76對(duì)該振 蕩時(shí)鐘信號(hào)OSC進(jìn)行分頻后生成第一自由運(yùn)行時(shí)鐘信號(hào)OSCKl， 如圖3所示，輸出給時(shí)鐘信號(hào)接收電路20、數(shù)據(jù)接收電路10。并 且，對(duì)振蕩時(shí)鐘信號(hào)OSC進(jìn)行分頻后生成第二自由運(yùn)行時(shí)鐘信號(hào) OSCK2,輸出給時(shí)鐘信號(hào)才企測(cè)電路80。
自由運(yùn)行振蕩電路72包括級(jí)聯(lián)(cascade)連接的多個(gè)差動(dòng)型 的反轉(zhuǎn)緩沖器DIV1、 DIV2、 DIV3、和作為4展蕩時(shí)鐘信號(hào)OSC的 緩沖電路而發(fā)揮作用的反轉(zhuǎn)緩沖器DIV4。并且，反轉(zhuǎn)緩沖器DIV3 的輸出反饋給初階段的反轉(zhuǎn)緩沖器DIV1的輸入，由此，構(gòu)成環(huán)形 振蕩器。此外，通過來(lái)自偏壓電路74的偏壓電壓BS控制流向各反 轉(zhuǎn)纟爰沖器DIV1、 DIV2、 DIV3的電流，,人而調(diào)整才展蕩頻率。此外，
雖然在圖6中使用了差動(dòng)型的反轉(zhuǎn)緩沖器DIV1 DIV3，但是也可 以使用單端型的反轉(zhuǎn)緩沖器。
分頻電路76包括觸發(fā)電路FF1、 FF2、 FF3。并且，從觸發(fā)電 路FF1的輸出端子輸出對(duì)振蕩時(shí)鐘信號(hào)OSC進(jìn)行二分頻的自由運(yùn) 行時(shí)鐘信號(hào)OSCKl，從觸發(fā)電^各FF3的輸出端子輸出對(duì)振蕩時(shí)鐘 信號(hào)進(jìn)行八分頻的自由運(yùn)行時(shí)鐘信號(hào)OSCK2。 ^^艮據(jù)上述情況，當(dāng) 分別將自由運(yùn)行時(shí)鐘信號(hào)OSCKl、 OSCK2的頻率設(shè)定為FC1、 FC2 時(shí)，F(xiàn)C2〈FC的關(guān)系成立。
圖7 ( A )示出了時(shí)鐘信號(hào)檢測(cè)電路80的構(gòu)成例。該時(shí)鐘信號(hào) 才企測(cè)電3各80包4舌充電電^各82、；改電電^各84、電壓4企測(cè)電^各86。
充電電路82以對(duì)應(yīng)于自由運(yùn)行時(shí)鐘信號(hào)OSCK2 (OSCK)的 頻率的時(shí)間常凄t對(duì)連4妄于第一電容器CD1的電荷泵節(jié)點(diǎn)(charge pump node ) NCP進(jìn)4亍電荷充電。例如，自由運(yùn)ff時(shí)^H言號(hào)OSCK2 的頻率較高時(shí)，以較高的時(shí)間常數(shù)充電電荷，OSCK2的頻率較低 時(shí)，以^^慢的時(shí)間常凄t充電電荷。
放電電路84以對(duì)應(yīng)于接收時(shí)鐘信號(hào)CKIN的頻率的時(shí)間常數(shù) 進(jìn)行來(lái)自電荷泵節(jié)點(diǎn)NCP的電荷的放電。例如，接收時(shí)鐘信號(hào)CKIN 的頻率較高時(shí)，以較快的時(shí)間常數(shù)放出電荷，CKIN的頻率較低時(shí)， 以較慢的時(shí)間常數(shù)放出電荷。
電壓4企測(cè)電路86沖企測(cè)電荷泵節(jié)點(diǎn)NCP的電壓VCP，輸出4企測(cè) 信號(hào)CKDET。該電壓4全測(cè)電^各86例如可以通過施密特觸發(fā)電3各等 實(shí)現(xiàn)。
圖7 (B )示出了充電電路82、；改電電i 各84、電壓才全測(cè)電路86 的i,細(xì)構(gòu)成例。如圖7(B)所示，；改電電^各84包4舌N型(廣義上
是第一導(dǎo)電型)的第一、第二晶體管TD1、 TD2,充電電路82包 括P型(廣義上是第二導(dǎo)電型)的第三、第四晶體管TD3、 TD4。
放電電路各84包括的N型晶體管TD1 被設(shè)置在連接有第二電容 器CD2的第一中間節(jié)點(diǎn)ND1與VSS (廣義上的第一電源)之間。 并且，在接收時(shí)鐘信號(hào)CKIN為L(zhǎng)電平(廣義上是第一電壓電平) 時(shí)被4妻通。具體而言，向晶體管TD1的柵極輸入接收時(shí)鐘信號(hào)CKIN 的反轉(zhuǎn)信號(hào)XCKIN。
放電電路84包括的N型晶體管TD2被設(shè)置在電荷泵節(jié)點(diǎn)NCP 與中間節(jié)點(diǎn)ND1之間。并且，當(dāng)接收時(shí)鐘信號(hào)CKIN為H電平(廣 義上是第二電壓電平)時(shí)被接通。具體而言，向晶體管TD2的柵極 輸入接收時(shí)鐘信號(hào)CKIN的非反轉(zhuǎn)信號(hào)XXCKIN。
充電電路82包括的P型晶體管TD3 ^皮i殳置在連^妄有第三電容 器CD3的第二中間節(jié)點(diǎn)ND2與電荷泵節(jié)點(diǎn)NCP之間。并且，自由 運(yùn)行時(shí)鐘信號(hào)OSCK2為H電平(第二電壓電平)時(shí)被接通。具體 而言，向晶體管TD3的柵極輸入自由運(yùn)行時(shí)鐘信號(hào)OSCK2的反轉(zhuǎn) 信號(hào)XOSCK2。
充電電路82包括的P型晶體管TD4被設(shè)置在VDD(第二電源) 與中間節(jié)點(diǎn)ND2之間。并且，自由運(yùn)行時(shí)鐘信號(hào)OSCK2為L(zhǎng)電平 (第一電壓電平)時(shí)被接通。具體而言，向晶體管TD4的柵極輸入 自由運(yùn)行時(shí)鐘信號(hào)OSCK2的非反轉(zhuǎn)信號(hào)XXOSCK2。
電壓4企測(cè)電^各86由所謂的施密特觸發(fā)電^各構(gòu)成。具體而言， 電壓檢測(cè)電路86包括向其棚4及輸入電荷泵節(jié)點(diǎn)NCP的電壓VCP, 且包括在VDD與VSS之間串聯(lián)連接的P型晶體管TD8、 TD7以及 N型的晶體管TD6、 TD5。
并且，電壓4全測(cè)電路86包括晶體管TD9、 TDIO。晶體管TD9 i殳置在晶體管TD6和TD5的中間節(jié)點(diǎn)ND3與VDD之間，且在其 柵才及上連接有4全測(cè)信號(hào)CKDET的輸出節(jié)點(diǎn)ND5。并且，晶體管 TDIO i殳置在晶體管TD8和TD7的中間節(jié)點(diǎn)ND4與VSS之間，且 其才冊(cè)才及上連4妻有專俞出節(jié)點(diǎn)ND5。
圖8是用于"i兌明圖7 (A)、圖7 (B)的時(shí)鐘信號(hào)4全測(cè)電3各80 的動(dòng)作的信號(hào)波形例的圖。高速串行接口電路的使能信號(hào)被激活， 時(shí)鐘信號(hào)檢測(cè)電路80的動(dòng)作啟動(dòng)，則開始充電電路82的充電動(dòng)作， 如圖8的Al所示，節(jié)點(diǎn)NCP的電壓VCP由于電荷的充電而上升。 這時(shí)的充電的時(shí)間常數(shù)是根據(jù)自由運(yùn)行時(shí)鐘信號(hào)OSCK2的頻率而 確定的，OSCK2的頻率越高，電壓VCP的上升速度就越快。并且， 若電壓VCP超過作為施密特觸發(fā)電路的電壓4全測(cè)電路86的第一閾 值電壓VTH1,則如A2所示，4企測(cè)信號(hào)CKDET變?yōu)長(zhǎng)電平(非 激活)。
另一方面，若輸入接收時(shí)鐘信號(hào)CKIN,則開始放電電路84的 放電動(dòng)作。這時(shí)的放電的時(shí)間常數(shù)是才艮據(jù)接收時(shí)鐘信號(hào)CKIN的頻 率而確定的。
并且，在與自由運(yùn)行時(shí)鐘信號(hào)OSCK2 (OSCK)相比，時(shí)鐘信 號(hào)CKIN的頻率非常高的情況下，基于方文電電路84的》文電電荷量 多于基于充電電^各82的充電電荷量。因此，如圖8的A3所示，節(jié) 點(diǎn)NCP的電壓VCP下降。并且，若電壓VCP低于作為施密特觸發(fā) 電路的電壓才企測(cè)電路86的第二閾^直電壓VTH2 ( VTH2 < VTH1 ), 則如A4所示，才企測(cè)信號(hào)CKDET變?yōu)镠電平(激活)。
這樣，通過以施密特觸發(fā)電路來(lái)構(gòu)成電壓4全測(cè)電路86,且使其 具有第一、第二閾值電壓VTH1、 VTH2，從而噪聲等引起的干擾 (glitch )不會(huì)發(fā)生在檢測(cè)信號(hào)CKDET中，從而可以防止錯(cuò)誤動(dòng)作。
圖9示出了自由運(yùn)行時(shí)鐘信號(hào)生成電路70、時(shí)鐘信號(hào)檢測(cè)電路 80、頻率4全測(cè)電^各100的詳細(xì)連4妄構(gòu)成例。
AND電路ANC2中輸入有高速串行接口電路的4吏能信號(hào)EN、 振蕩使能信號(hào)ENOSC、動(dòng)作停止信號(hào)STP的反轉(zhuǎn)信號(hào)XSTP。并 且，當(dāng)信號(hào)EN、 ENOSC、 XSTP為H電平時(shí)，自由運(yùn)4亍時(shí)鐘信號(hào) 生成電路70的使能信號(hào)OSE變?yōu)镠電平。由此，開始自由運(yùn)行時(shí) 鐘信號(hào)生成電路70中的自由運(yùn)行振蕩動(dòng)作，并輸出自由運(yùn)行時(shí)鐘 信號(hào)OSCKl、 OSCK2。
并且，時(shí)鐘信號(hào)沖全測(cè)電路80比壽交自由運(yùn)4亍時(shí)鐘信號(hào)OSCK2和 接收時(shí)鐘信號(hào)CKIN，當(dāng)才全測(cè)到未傳輸CKP、 CKM的時(shí)鐘信號(hào)時(shí)， 將檢測(cè)信號(hào)CKDET設(shè)定為L(zhǎng)電平。由此，來(lái)自自由運(yùn)行時(shí)鐘信號(hào) 生成電^各70的自由運(yùn)行時(shí)鐘信號(hào)OSCK1通過AND電路ANC1被 供給給時(shí)鐘信號(hào)接收電路20、數(shù)據(jù)接收電路10的選擇器SLC、SLD， 且輸入給邏輯電鴻"漠塊30。
另一方面，時(shí)鐘信號(hào)4企測(cè)電^各80比4交自由運(yùn)4亍時(shí)鐘信號(hào) OSCK2和4妻收時(shí)鐘信號(hào)CKIN，當(dāng)才企測(cè)到CKP、 CKM的時(shí)鐘信號(hào) 的傳輸時(shí)，檢測(cè)信號(hào)CKDET變?yōu)镠電平。由此，來(lái)自自由運(yùn)4亍時(shí) 鐘信號(hào)生成電^各70的自由運(yùn)4亍時(shí)鐘信號(hào)OSCK1凈皮AND電^各ANC1 屏蔽，來(lái)自差動(dòng)放大器OPC、 OPD的接收時(shí)鐘信號(hào)CKIN、接收串 行數(shù)據(jù)DIN被供給給邏輯電路模塊30。
并且，若接收時(shí)鐘信號(hào)CKIN的頻率變高且超過頻率FM，則 頻率檢測(cè)電^各100才企測(cè)出接收時(shí)鐘信號(hào)CKIN的頻率超過頻率FM, 并將動(dòng)作停止信號(hào)STP設(shè)定為H電平。由此，AND電^各ANC2輸 出的使能信號(hào)OSE變?yōu)長(zhǎng)電平，自由運(yùn)行時(shí)鐘信號(hào)生成電路70的 振蕩動(dòng)作停止。
圖10是用于說明本實(shí)施方式的整體動(dòng)作的信號(hào)波形例圖。在 圖10的Bl的定時(shí)(timing),圖9的使能信號(hào)OSE被激活，開始 圖6的自由運(yùn)行振蕩電路72的振蕩動(dòng)作，自由運(yùn)行時(shí)鐘信號(hào)生成 電路70輸出自由運(yùn)行時(shí)鐘信號(hào)OSCKl。由此，如圖10的B2所示， 圖7 (A)、圖7 (B)的時(shí)鐘信號(hào)才檢測(cè)電路80的電荷泵節(jié)點(diǎn)NCP 的電壓VCP上升。
并且，若電壓VCP超過電壓檢測(cè)電路86的第一閾值電壓 VTH1，則如圖10的B3所示，檢測(cè)信號(hào)CKDET變?yōu)長(zhǎng)電平。于 是，通過圖9的AND電路ANC1,自由運(yùn)行時(shí)鐘信號(hào)OSCK1被供 給給選擇器SLC、 SLD,同時(shí)選擇器SLC、 SLD選擇自由運(yùn)行時(shí)鐘 信號(hào)OSCK1側(cè)。由此，自由運(yùn)行時(shí)鐘信號(hào)OSCK1被供給給邏輯電 路模塊30。這時(shí)，由于檢測(cè)信號(hào)CKDET為L(zhǎng)電平，因此邏輯電路 模塊30的輸出信號(hào)RT、 RCK被屏蔽，如圖10的B4、 B5所示， 被固定為L(zhǎng)電平的信號(hào)RT'、 RCK'被輸出給后階段的電路。
然后，如圖10的B6、 B7所示，開始CKIN、 DIN的接收，如 B8所示，電荷泵節(jié)點(diǎn)NCP的電壓VCP下降。
并且，若電壓VCP低于電壓檢測(cè)電路86的第二閾值電壓 VTH2,則如圖10的B9所示，檢測(cè)4言號(hào)CKDET變?yōu)镠電平。由 此，通過圖9的AND的電路ANC1屏蔽自由運(yùn)行時(shí)鐘信號(hào)OSCKl， 同時(shí)選擇器SLC、SLD選擇接收時(shí)鐘信號(hào)CKIN、接收串行數(shù)據(jù)DIN 側(cè)。由此，接收時(shí)鐘信號(hào)CKIN、接收串行數(shù)據(jù)DIN被供給給邏輯 電路才莫塊30。
并且，若這時(shí)接收時(shí)鐘信號(hào)CKIN的頻率高于頻率FM，則圖 9的頻率檢測(cè)電路100將動(dòng)作4f止4言號(hào)STP設(shè)定為H電平。由此， 使能信號(hào)OSE變?yōu)長(zhǎng)電平，如B10所示，停止自由運(yùn)行時(shí)鐘信號(hào) 生成電路70的振蕩動(dòng)作，停止時(shí)鐘信號(hào)OSCKl。
5、第四構(gòu)成例
圖11示出了本實(shí)施方式的第四構(gòu)成例。圖11在圖1的構(gòu)成的
基礎(chǔ)上還進(jìn)一步設(shè)置了 HiZ檢測(cè)電路110和屏蔽信號(hào)生成電路92。 此外，也可以進(jìn)行在圖11中組合圖3、圖4等的變形。
HiZ檢測(cè)電路110 (高阻抗?fàn)顟B(tài)才全測(cè)電路)是用于4企測(cè)高阻抗 狀態(tài)的電^各。具體而言，用于4僉測(cè)構(gòu)成差動(dòng)時(shí)鐘信號(hào)線的CKP 、 CKM 的時(shí)鐘信號(hào)線(第一、第二時(shí)鐘信號(hào)線)的高阻抗?fàn)顟B(tài)。例如，由 于發(fā)射電^各(transmitter circuit)側(cè)沒有驅(qū)動(dòng)CKP、 CKM的時(shí)鐘信 號(hào)線，所以當(dāng)這些時(shí)鐘信號(hào)線為高阻抗?fàn)顟B(tài)時(shí)，4企測(cè)該狀態(tài)。并且， 激活(H電平)高阻抗?fàn)顟B(tài)的檢測(cè)信號(hào)HZDET。
屏蔽信號(hào)生成電路92包括倒相電路IVB1和NOR電^各NRB1， 且被輸入來(lái)自時(shí)鐘信號(hào)^r測(cè)信號(hào)80的4企測(cè)信號(hào)CKDET和來(lái)自HiZ 才全測(cè)電3各110的沖全測(cè)信號(hào)HZDET。并且，在4全測(cè)信號(hào)CKDET未#皮 激活(L電平)時(shí)、或者才企測(cè)信號(hào)HZDET ^皮激活(H電平)時(shí)， 激活(L電平)屏蔽信號(hào)XMS (負(fù)邏輯)。
當(dāng)檢測(cè)到CKP、 CKM的時(shí)鐘信號(hào)線的高阻抗?fàn)顟B(tài)時(shí)，輸出屏 蔽電路90屏蔽邏輯電路模塊30的輸出信號(hào)RT、 RCK。具體而言， HiZ沖企測(cè)電^各ll(M企測(cè)出CKP、 CKM的時(shí)鐘信號(hào)線的高阻抗?fàn)顟B(tài)， 將^f企測(cè)信號(hào)HZDET設(shè)定為H電平，屏蔽信號(hào)生成電^各92將屏蔽 信號(hào)XMS i殳定為L(zhǎng)電平，則通過AND電^各ANB1 、 ANB2屏蔽車俞 出信號(hào)RT、 RCK,信號(hào)RT'、 RCK'被固定為L(zhǎng)電平。
例如，只是通過由時(shí)鐘信號(hào)檢測(cè)電路80檢測(cè)時(shí)鐘信號(hào)的非傳 輸?shù)姆椒ǎ峙鲁霈F(xiàn)如下情況由于發(fā)射電路側(cè)不驅(qū)動(dòng)時(shí)鐘信號(hào)線， 所以時(shí)鐘信號(hào)線變?yōu)楦咦杩範(fàn)顟B(tài)時(shí)，無(wú)法屏蔽不穩(wěn)定狀態(tài)的輸出信 號(hào)RT、 RCK。
關(guān)于這一點(diǎn)，如果i殳置如圖11的HiZ檢測(cè)電路llO，則不4又在 未傳輸時(shí)鐘信號(hào)時(shí)，即使在由于發(fā)射電路側(cè)的非驅(qū)動(dòng)，CKP、 CKM 的時(shí)鐘信號(hào)線變?yōu)楦咦杩箷r(shí)，也可以屏蔽輸出信號(hào)RT、 RCK,從 并可以防止后階革殳的電i 各進(jìn)行錯(cuò)誤動(dòng)作。
圖12 ( A )示出了 HiZ才金測(cè)電^各110的構(gòu)成例。該HiZ 4企測(cè)電 路110 (高阻抗?fàn)顟B(tài)檢測(cè)電路)包括連接在CKP的時(shí)鐘信號(hào)線(第 一時(shí)鐘信號(hào)線)上的第一上拉電阻RUP1、以及連4妄在CKM時(shí)鐘 信號(hào)線(第二時(shí)鐘信號(hào)線)上的第二上拉電阻RUP2。這些上拉電 阻RUP1 、 RUP2 i殳置在VDD與CKP、 CKM的時(shí)^H言號(hào)線之間。
HiZ 4企測(cè)電3各110包^舌電壓4企測(cè)電3各112。在將時(shí)鐘信號(hào)4妄收 電i 各20的/>共習(xí)犬態(tài)(common mode)的豐lr入電壓范圍(同才目車俞入 電壓范圍)的最小電壓i殳為VL,最大電壓i殳為VH時(shí)，該電壓檢 測(cè)電路112檢測(cè)CKP、 CKM的時(shí)鐘信號(hào)線的電壓是否高于最大電 壓VH。例如，如圖12(B)所示，在VL~ VH在7i^共狀態(tài)輸入電 壓范圍內(nèi)的情況下，當(dāng)CKP、 CKM的時(shí)鐘信號(hào)線的電壓高于VH 時(shí)(在VH-VDD之間時(shí))，激活4全測(cè)信號(hào)HZDET。
即，在輸送CKP、 CKM的時(shí)鐘信號(hào)的狀態(tài)下，7>共狀態(tài)豐俞入 電壓范圍VL VH內(nèi)的小振幅的差動(dòng)信號(hào)被輸入到時(shí)鐘信號(hào)接收 電i 各20。因此，CKP、 CKM的電壓高于最大電壓VH時(shí)，判斷為 不是輸送時(shí)鐘信號(hào)的狀態(tài)。并且，在發(fā)射電路側(cè)沒有驅(qū)動(dòng)時(shí)鐘信號(hào) 的狀態(tài)下，這些時(shí)鐘信號(hào)線通過上4立電阻(pull-up resistor ) RUP1、 RUP2 #1上4立到VDD側(cè)，因此，通過由電壓才企測(cè)電3各112沖企測(cè),皮上 的電壓，/人而可以#:測(cè)CKP 、 CKM的高阻抗?fàn)顟B(tài)。
jJ:匕夕卜，HiZ才企測(cè)電路110并不l又卩艮于圖12 (A)的構(gòu)成，可以 有各種變形方式。例:fe口，圖13 ( A)示出了 HiZ才企測(cè)電路110的其 它沖勾成例。
圖13 (A)的HiZ才企測(cè)電路110包括連接在CKP的時(shí)鐘信號(hào) 線上的第一下拉電阻(pull-downresistor)RDWl、以及連接在CKM 的時(shí)^H言號(hào)線上的第二下4立電阻RDW2。這些下4立電阻RDW1、 RDW2設(shè)置在CKP、 CKM的時(shí)鐘信號(hào)線與VSS之間。
并且，在圖13 ( A )的HiZ沖全測(cè)電路110中，電壓才企測(cè)電^各112 檢測(cè)CKP、 CKM的時(shí)鐘信號(hào)線的電壓是否低于公共狀態(tài)輸入電壓 范圍內(nèi)的最小電壓VL。例如，如圖13 (B)所示，VL VH在公共狀態(tài)輸入電壓范圍內(nèi)的情況下，當(dāng)CKP、 CKM的電壓低于VL 時(shí)(在VSS ~ VL之間)，激活才企測(cè)4言號(hào)HZDET。
即，由于公共狀態(tài)輸入電壓范圍為VL-VH，因此當(dāng)CKP、 CKM的時(shí)鐘信號(hào)線的電壓低于VL時(shí)，判斷為不是輸送CKP、 CKM 的時(shí)鐘信號(hào)的狀態(tài)。并且，當(dāng)發(fā)射電路側(cè)不驅(qū)動(dòng)CKP、 CKM的時(shí) 4M言號(hào)線時(shí)，這些時(shí)鐘信號(hào)通過下4立電阻RDW1、 RDW2尋皮下^立到 VSS側(cè)，因此，通過電壓4企測(cè)電3各112來(lái)才企測(cè)該凈皮下4立的電壓，從 而可以檢測(cè)CKP 、 CKM的高阻抗?fàn)顟B(tài)。
圖14 (A)示出了電壓檢測(cè)電路112的構(gòu)成例。此夕卜，電壓檢 測(cè)電路112的構(gòu)成并不〗叉限于圖14 (A),可以有各種變形方式。
圖14 (A)的電壓4全測(cè)電路112包括比較器CPF1、 CPF2、倒 相電^各IVF1、 IVF2、 IVF3、 NAND電3各NAF1。比4交器CPF1將乂> 共狀態(tài)輸入電壓范圍的最大電壓VH和CKP的電壓進(jìn)行比較，當(dāng) CKP的電壓高于VH時(shí)，輸出L電平。比較器CPF2將最大電壓 VH與CKM的電壓進(jìn)行比較，當(dāng)CKM的電壓高于VH時(shí)，輸出L 電平。因此，若CKP、 CKM的電壓均大于最大電壓VH,則NAND 電3各NAF1的第一、第二^T入端子的電壓均變?yōu)镠電平，4全測(cè)1言號(hào) HZDET變?yōu)镠電平(激活)。由此，可以沖企測(cè)CKP、 CKM的高阻 抗?fàn)顟B(tài)。
根據(jù)圖14 (A)的電壓才企測(cè)電路112，如圖14 (B)所示，即 使在電源電壓發(fā)生變化的情況下，如Cl所示，檢測(cè)電壓的下限值 也是固定的，因此可以適當(dāng)檢測(cè)高阻抗?fàn)顟B(tài)。
此外，當(dāng)采用圖13 (A)構(gòu)成的HiZ沖企測(cè)電^各110時(shí)，圖14 (A )的電壓4全測(cè)電路112的比較器CPF1 、 CPF2只比專支CKP、 CKM 的電壓和/>共狀態(tài)|#入電壓范圍的最小電壓VL即可。
6、第五構(gòu)成例
圖15示出了本實(shí)施方式的第五構(gòu)成例。圖15在圖11的構(gòu)成 上還進(jìn)一步設(shè)置了第二電壓才企測(cè)電路120。此外，也可以進(jìn)行在圖 15中組合圖3、圖4等的變形。
第二電壓4企測(cè)電路120檢測(cè)CKP、 CKM的時(shí)鐘信號(hào)線的電壓 是否低于公共狀態(tài)輸入電壓范圍的最小電壓VL。并且，當(dāng)?shù)陀谧?小電壓VL時(shí)，將檢測(cè)信號(hào)DET2設(shè)定為H電平(激活)。
屏蔽^f言號(hào)生成電^各92包括倒相電3各IVB1和NOR電路NRB2， 且被輸入來(lái)自時(shí)鐘信號(hào)檢測(cè)信號(hào)80的4企測(cè)信號(hào)CKDET、來(lái)自HiZ 才全測(cè)電3各110的4企測(cè)信號(hào)HZDET、和來(lái)自第二電壓4全測(cè)電3各120 的檢測(cè)信號(hào)DET2。因此，若檢測(cè)信號(hào)DET2變?yōu)镠電平，則屏蔽 信號(hào)XMS變?yōu)長(zhǎng)電平(激活)。
輸出屏蔽電^各卯在CKP、 CKM的電壓低于最小電壓VL時(shí)， 屏蔽邏輯電路才莫塊30的輸出信號(hào)RT、 RCK。具體而言，當(dāng)?shù)诙?壓才企測(cè)電^各120 4企測(cè)出CKP、 CKM的電壓4氐于最小電壓VL,且將 檢測(cè)信號(hào)DET2設(shè)定為H電平時(shí)，屏蔽信號(hào)生成電路92將屏蔽信 號(hào)XMS設(shè)定為L(zhǎng)電平。由此，輸出信號(hào)RT、 RCK #1 AND電路 ANB1、 ANB2屏蔽，信號(hào)RT'、 RCK4皮固定為L(zhǎng)電平。
僅根據(jù)通過例如圖12 ( A )的HiZ檢測(cè)電路110檢測(cè)高阻抗?fàn)?態(tài)的方法，則在發(fā)射電路各側(cè)以比圖12(A)的下拉電阻RUP1、 RUP2 的下拉能力更強(qiáng)的驅(qū)動(dòng)能力向VSS側(cè)驅(qū)動(dòng)時(shí)鐘信號(hào)線，當(dāng)CKP、 CKM的時(shí)鐘信號(hào)線設(shè)定在L電平時(shí)，無(wú)法檢測(cè)。因此，存在無(wú)法 屏蔽CKP、 CKM的噪聲等原因引起的不穩(wěn)定狀態(tài)的輸出信號(hào)RT、 RCK的問題。
關(guān)于這一點(diǎn)，若設(shè)置如圖15所示的第二電壓檢測(cè)電路120，則 不僅在時(shí)鐘信號(hào)線在高阻抗?fàn)顟B(tài)的情況，即使在由于發(fā)射電路側(cè)的 驅(qū)動(dòng)而將CKP、 CKM的時(shí)鐘信號(hào)線設(shè)定為L(zhǎng)電平的情況下，也可 以屏蔽輸出信號(hào)RT、 RCK,從而可以防止后階段的電路的錯(cuò)誤動(dòng)作。
此外，如圖13 (A)所示，在HiZ沖全測(cè)電if各110構(gòu)成為包括下 才立電阻RDW1 、 RDW2的情況下，第二電壓檢測(cè)電路各120只要4企測(cè) CKP、 CKM的時(shí)鐘信號(hào)線的電壓是否高于公共狀態(tài)輸入電壓范圍 的最大電壓VH即可。并且，當(dāng)時(shí)鐘信號(hào)線的電壓高于最大電壓 VH時(shí)，輸出屏蔽電路卯只要屏蔽邏輯電路模塊30的輸出信號(hào)RT、 RCK即可。
例如，只是才艮據(jù)通過圖13 (A)的HiZ檢測(cè)電路110才企測(cè)高阻 抗?fàn)顟B(tài)的方法，則在發(fā)射電路側(cè)以比圖13 ( A)的下拉電阻RDW1、 RDW2的下^立能力更強(qiáng)的驅(qū)動(dòng)能力向VDD側(cè)馬區(qū)動(dòng)時(shí)^H言號(hào)線，并 CKP、 CKM的時(shí)鐘信號(hào)線設(shè)定為H電平時(shí)，無(wú)法對(duì)此進(jìn)行一企測(cè)。
關(guān)于這一點(diǎn)，只要第二電壓4企測(cè)電路120才全測(cè)出CKP、 CKM 的電壓是否高于最大電壓VH，則不4又在時(shí)鐘信號(hào)線變?yōu)楦咦杩範(fàn)?態(tài)的情況下，即使在通過發(fā)射電路側(cè)的驅(qū)動(dòng)，CKP、 CKM的時(shí)鐘 信號(hào)線被設(shè)定為H電平的情況下，也可以屏蔽輸出信號(hào)RT、 RCK， 乂人而可以防止后階_度的電^各的錯(cuò)-誤動(dòng)作。
7、采樣時(shí)鐘信號(hào)生成電路
圖16示出了采樣時(shí)鐘信號(hào)生成電路50的構(gòu)成例。此外，本實(shí) 施方式的采樣時(shí)鐘信號(hào)生成電^各50并不^又限于圖16的構(gòu)成，也可 以進(jìn)行省略部分構(gòu)成要素、或者添加構(gòu)成要素的各種變形。例如， 可以采用生成并不是多相的采樣時(shí)鐘信號(hào)這樣的釆樣時(shí)鐘信號(hào)生 成電路50。
圖16的采樣時(shí)鐘信號(hào)生成電路50 (DLL電路)包括延遲調(diào)整 電3各52以及延遲電^各56。
延遲電路56是用于接受接收時(shí)鐘信號(hào)CKIN且使CKIN延遲 的電^各。并且，如圖17所示，生成相位不同的多相的采才羊時(shí)鐘信 號(hào)SCK1 SCK7。具體而言，該延遲電路56包括級(jí)聯(lián)連接的多級(jí) 的延遲緩沖器(延遲單元)。并且，通過這些多級(jí)的延遲緩沖器， 使時(shí)鐘信號(hào)CKIN延遲，從各延遲緩沖器的輸出節(jié)點(diǎn)通過緩沖器等 輸出多相的采樣時(shí)鐘信號(hào)SCK1 SCK7。
延遲調(diào)整電路52調(diào)整延遲電^各56中的延遲時(shí)間。具體而言， 進(jìn)行用于生成鎖定(lock)時(shí)鐘信號(hào)延遲時(shí)間的多相的采樣時(shí)鐘信 號(hào)SCK1 ~ SCK7的相位比較處理。該延遲調(diào)整電^各52包括相位比 砵交電^各53、電荷泵電i 各54、偏壓電^各55。
相位比較電路53進(jìn)行用于鎖定延遲電路56中的多相時(shí)鐘信號(hào) 的時(shí)鐘信號(hào)延遲時(shí)間的相位比較處理。即，鎖定延遲時(shí)間，以使采 樣時(shí)鐘信號(hào)的例如上升邊緣之間的相位差被固定。并且，這時(shí)鎖定 延遲時(shí)間，以-使不會(huì)發(fā)生諧波鎖定(harmonic lock )。
更具體而言，向相位比較電^各53輸入延遲電路56的各延遲緩 沖器輸出的時(shí)鐘信號(hào)(多相時(shí)鐘信號(hào)、中間輸出時(shí)鐘信號(hào))中的幾
個(gè)時(shí)鐘信號(hào)。并且，根據(jù)這些時(shí)鐘信號(hào)，生成內(nèi)部信號(hào)，且根據(jù)這
些內(nèi)部信號(hào)生成信號(hào)UP、 DW,并輸出給電荷泵電路54。
電荷泵電3各54才艮據(jù)來(lái)自相位比較電路53的信號(hào)UP、 DW,對(duì) 電荷泵節(jié)點(diǎn)NP進(jìn)行電荷泵動(dòng)作。并且，偏壓電路55根據(jù)節(jié)點(diǎn)NP 的電荷泵電壓，生成延遲調(diào)整用偏壓電壓VB,并輸出至延遲電路 56。并且，延遲電^各56在與來(lái)自偏壓電^各55的偏壓電壓VB相對(duì) 應(yīng)的時(shí)鐘信號(hào)延遲時(shí)間，使時(shí)鐘信號(hào)CKIN延遲，并生成多相的采 樣時(shí)鐘信號(hào)SCK1 ~ SCK7,從而輸出給串行/并行轉(zhuǎn)換電路40。
如圖17所示，串行/并行轉(zhuǎn)換電if各40例如在多相的采樣時(shí)鐘信 號(hào)SCK1 ~ SCK7的上升邊緣，對(duì)接收串行數(shù)據(jù)DIN的各位(bit) (RT7、 RT6、 RT4、 RT3、 RT2、 RT1、 RTO)進(jìn)行采樣。并且，轉(zhuǎn) 換為例如7位的并行數(shù)據(jù)PD ( RT7 ~ RTO )，并輸出至后階段的電路。
當(dāng)利用如圖16構(gòu)成的釆樣時(shí)鐘信號(hào)生成電i 各50時(shí)，為了通過 采樣時(shí)鐘信號(hào)SCK1 ~ SCK7對(duì)接收串行數(shù)據(jù)DIN進(jìn)行適當(dāng)?shù)牟蓸樱?需要將采樣時(shí)鐘信號(hào)SCK1 ~ SCK7的上升邊緣(或者下降邊緣)設(shè) 定在接收串行數(shù)據(jù)DIN的各位的中央附近。因此，例如對(duì)延遲電路 56中的延遲時(shí)間進(jìn)行微調(diào)整、或者在數(shù)據(jù)接收電路10、時(shí)鐘信號(hào) 接收電路20與串行/并行轉(zhuǎn)換電路40之間設(shè)置數(shù)據(jù)延遲電路或時(shí)鐘 信號(hào)延遲電路，并對(duì)數(shù)據(jù)或時(shí)鐘信號(hào)的延遲時(shí)間進(jìn)行微調(diào)整。
但是，在高速串行接口電路被激活后，若在串行數(shù)據(jù)或時(shí)鐘信 號(hào)未被輸送的狀態(tài)下直接長(zhǎng)時(shí)間^皮放置，則由于上述NBTI的原因， 導(dǎo)致延遲電路的延遲時(shí)間從初期狀態(tài)的設(shè)定值改變。因此，導(dǎo)致圖 17的采樣時(shí)鐘信號(hào)SCK1 ~ SCK7的上升邊緣從接收串行數(shù)據(jù)DIN 的各位的中央附近偏移，從而發(fā)生采樣錯(cuò)誤。并且，若考慮這樣的 延遲時(shí)間的改變量來(lái)進(jìn)4亍i殳計(jì)，則設(shè)計(jì)余量變小。
關(guān)于這一點(diǎn)，在本實(shí)施方式中，在不輸送串4亍凄史據(jù)或時(shí)鐘信號(hào)
時(shí)，由于自由運(yùn)行時(shí)鐘信號(hào)被輸入到邏輯電路模塊30，因此可以降 低NBTI，并可以防止釆樣錯(cuò)誤的發(fā)生等。
8、電子"i殳備
圖18示出了使用了本實(shí)施方式的高速串行接口電路510的電 子設(shè)備的一例。圖18是包括LCD等顯示面板580的大型電視機(jī)或 便攜式電話等電子設(shè)備的構(gòu)成例。
來(lái)自主機(jī)(host) 550的串行數(shù)據(jù)或時(shí)鐘信號(hào)通過LVDS的差 動(dòng)信號(hào)線(串行總線)發(fā)送給集成電路裝置500,且高速串行接口 電3各510 (LVDS 4妄收電^各)4姿收。并且，高速串4亍4妻口電3各510 將/人主才幾550輸送的時(shí)鐘信號(hào)(或者將該時(shí)鐘信號(hào)依次加倍的時(shí)鐘 信號(hào))提供給存儲(chǔ)控制器520。并且，將從主機(jī)550輸送的接收串 行數(shù)據(jù)、即圖像數(shù)據(jù)供給圖像處理部530。
圖像處理部530對(duì)從主機(jī)550接收的圖像數(shù)據(jù)進(jìn)行例如伽馬校 正等各種圖像處理。并且，為了該圖像處理，使用存儲(chǔ)器560 (廣 義上是才艮據(jù)通過高速串行4妄口電鴻4妄收的數(shù)據(jù)或者時(shí)鐘信號(hào)進(jìn)行 動(dòng)作的裝置)，將圖像處理前或圖像處理后的圖像數(shù)據(jù)寫入存儲(chǔ)器 560、或者/人存4諸器560讀出。作為該存4諸器560,例如可以-使用 SDRAM或DDR SDRAM等高速存i者器。通過存儲(chǔ)控制器520 (SDRAM)的控制來(lái)實(shí)現(xiàn)向這樣的存儲(chǔ)器560寫入數(shù)據(jù)或者從存 4渚器560讀出凄t據(jù)。
存儲(chǔ)控制器520的時(shí)鐘信號(hào)生成電路522根據(jù)例如來(lái)自高速串 行接口電路510的時(shí)鐘信號(hào)，生成用于對(duì)來(lái)自存儲(chǔ)器560的讀出數(shù) 據(jù)進(jìn)4于采樣的時(shí)鐘信號(hào)。或者也可以生成向存^f渚器560寫入lt據(jù)所 需要的時(shí)鐘信號(hào)。
通過圖像處理部530進(jìn)行了圖像處理后的圖像數(shù)據(jù)通過發(fā)送電 路540發(fā)送到顯示驅(qū)動(dòng)器570 (根據(jù)高速串行接口電路接收的數(shù)據(jù) 或者時(shí)鐘信號(hào)進(jìn)行動(dòng)作的裝置)。并且，顯示驅(qū)動(dòng)器570才艮據(jù)接收 的圖像數(shù)據(jù)，驅(qū)動(dòng)LCD等顯示面板580,并進(jìn)行用于顯示對(duì)應(yīng)于圖 像數(shù)據(jù)的圖像的控制。
此外，適用本實(shí)施方式的高速串行接口電路的電子設(shè)備的結(jié)構(gòu) 并不僅限于圖18所示的結(jié)構(gòu)，只要是至少包括根據(jù)通過高速串行 接口電路接收的數(shù)據(jù)或時(shí)鐘信號(hào)進(jìn)行動(dòng)作的裝置(例如，存儲(chǔ)器、 顯示驅(qū)動(dòng)器、顯示面板等)的設(shè)備都可以。具體而言，作為可適用 本實(shí)施方式的電子設(shè)備，可以考慮有信息處理裝置、便攜式信息終 端、AV設(shè)備、便攜式AV設(shè)備、游戲裝置或者便攜式游戲裝置等各 種設(shè)備。
此夕卜，雖然以上對(duì)本實(shí)施方式進(jìn)行了詳細(xì)的說明，但是本領(lǐng)域 4支術(shù)人員應(yīng)該明白在不脫離本發(fā)明的新事項(xiàng)和效果的范圍內(nèi)可以 有多種變形。因此，這樣的變形例均屬于本發(fā)明的范圍內(nèi)。例如， 在i兌明書或附圖中，至少一次與更加廣義或同義的術(shù)"i吾同時(shí)i己載的 術(shù)語(yǔ)在說明書或附圖的任意地方均可以替換為該術(shù)語(yǔ)。并且，高速 串^^妄口電i 各、電子i殳備的構(gòu)成、動(dòng)作也并不l叉限于本實(shí)施方式中 i兌明的內(nèi)容，可以進(jìn)4亍各種變形。
' 附圖才示^己
SLD、 SLC 選擇器 OPD、 OPC 差動(dòng)方丈大器
10 數(shù)據(jù)接收電路 20 時(shí)鐘信號(hào)接收電路
30 邏輯電路模塊 40 串行/并行轉(zhuǎn)換電路
50 采樣時(shí)鐘信號(hào)生成電^各 53 相位比4交電^各 55 偏壓電路 60 邏輯電路
70自由運(yùn)行時(shí)鐘信號(hào)生成電路
72 自由運(yùn)4亍才展蕩電路
76 分頻電^各
82 充電電3各
86 電壓4企測(cè)電5各
92 屏蔽信號(hào)生成電路
102 停止信號(hào)生成電^各
112 電壓檢測(cè)電^各
52 延遲調(diào)整電3各 54 電^^泵電^各 56 延遲電路
74 偏壓電路
80 時(shí)4中<言號(hào)4企測(cè)電3各
84 》文電電路
90 l!r出屏蔽電^各
100 頻率4企測(cè)電路
110 HiZ4企測(cè)電路
120 第二電壓一企測(cè)電路。
權(quán)利要求
1. 一種高速串行接口電路，其特征在于，包括:數(shù)據(jù)接收電路，用于接收通過差動(dòng)數(shù)據(jù)信號(hào)線傳輸?shù)牟顒?dòng)信號(hào)的串行數(shù)據(jù)，并輸出接收串行數(shù)據(jù)；時(shí)鐘信號(hào)接收電路，用于接收通過差動(dòng)時(shí)鐘信號(hào)線傳輸?shù)牟顒?dòng)信號(hào)的時(shí)鐘信號(hào)，并輸出接收時(shí)鐘信號(hào)；邏輯電路模塊，至少包括串行/并行轉(zhuǎn)換電路，其中，所述串行/并行轉(zhuǎn)換電路根據(jù)通過來(lái)自所述時(shí)鐘信號(hào)接收電路的所述接收時(shí)鐘信號(hào)而生成的采樣時(shí)鐘信號(hào)，對(duì)來(lái)自所述數(shù)據(jù)接收電路的所述接收串行數(shù)據(jù)進(jìn)行采樣，轉(zhuǎn)換成并行數(shù)據(jù)；自由運(yùn)行時(shí)鐘信號(hào)生成電路，用于生成并輸出自由運(yùn)行時(shí)鐘信號(hào)；時(shí)鐘信號(hào)檢測(cè)電路，比較來(lái)自所述時(shí)鐘信號(hào)接收電路的所述接收時(shí)鐘信號(hào)和來(lái)自所述自由運(yùn)行時(shí)鐘信號(hào)生成電路的所述自由運(yùn)行時(shí)鐘信號(hào)，并檢測(cè)通過所述差動(dòng)時(shí)鐘信號(hào)線是否傳輸有時(shí)鐘信號(hào)；以及輸出屏蔽電路，當(dāng)檢測(cè)出通過所述差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)時(shí)，屏蔽所述邏輯電路模塊的輸出信號(hào)，以使所述邏輯電路模塊的輸出信號(hào)不會(huì)傳遞到后階段的電路。
2. 根據(jù)權(quán)利要求1所述的高速串行接口電路，其特征在于，所述時(shí)鐘信號(hào)檢測(cè)電路將所述接收時(shí)鐘信號(hào)的頻率和所 述自由運(yùn)行時(shí)鐘信號(hào)的頻率進(jìn)行比較，在所述接收時(shí)鐘信號(hào)的 頻率低于所述自由運(yùn)行時(shí)鐘信號(hào)的頻率的情況下，判斷為通過 所述差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)。
3. 根據(jù)權(quán)利要求2所述的高速串行接口電路，其特征在于，在將所述自由運(yùn)行時(shí)鐘信號(hào)的頻率設(shè)為FC,將所述差動(dòng) 時(shí)鐘信號(hào)線中的時(shí)鐘信號(hào)的頻率范圍的最小頻率設(shè)為FL,將 最大頻率i殳為FH的情況下，所述自由運(yùn)^亍時(shí)鐘信號(hào)生成電^各 生成并輸出頻率FC被設(shè)定為FC〈FL的所述自由運(yùn)行時(shí)鐘信 號(hào)。
4. 根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的高速串行接口電路，其特 征在于，所述時(shí)鐘信號(hào)接收電路從所述自由運(yùn)行時(shí)鐘信號(hào)生成電 路接受所述自由運(yùn)行時(shí)鐘信號(hào)，在檢測(cè)出通過所述差動(dòng)時(shí)鐘信 號(hào)線沒有傳輸時(shí)鐘信號(hào)的情況下，將所述自由運(yùn)行時(shí)鐘信號(hào)代 替所述接收時(shí)鐘信號(hào)向所述邏輯電路模塊輸出。
5. 根據(jù)權(quán)利要求4所述的高速串行接口電路，其特征在于，所述數(shù)據(jù)接收電路從所述自由運(yùn)行時(shí)鐘信號(hào)生成電路接 受所述自由運(yùn)行時(shí)鐘信號(hào)，在檢測(cè)出通過所述差動(dòng)時(shí)鐘信號(hào)線 沒有傳輸時(shí)鐘信號(hào)的情況下，將所述自由運(yùn)行時(shí)鐘信號(hào)代替所 述接收串行數(shù)據(jù)向所述邏輯電路才莫塊輸出。
6. 根據(jù)權(quán)利要求1至5中的任一項(xiàng)所述的高速串行接口電路，其 特4i在于，所述高速串4亍4妄口電^各還包4舌頻率檢測(cè)電路，用于檢測(cè)所述接收時(shí)鐘信號(hào)的頻率，并 在所述接收時(shí)鐘信號(hào)的頻率高于賦予的頻率FM的情況下，激 活所述自由運(yùn)行時(shí)鐘信號(hào)生成電i 各的動(dòng)作停止信號(hào)。
7. 根據(jù)權(quán)利要求1至6中的任一項(xiàng)所述的高速串行接口電路，其 特征在于，所述時(shí)鐘信號(hào)才企測(cè)電路包括充電電^各，用于以乂于應(yīng)于所述自由運(yùn)4亍時(shí)^H言號(hào)的頻率 的時(shí)間常數(shù)，向連接有第一電容器的電荷泵節(jié)點(diǎn)進(jìn)行電荷的充 電；;改電電^各，用于以對(duì)應(yīng)于所述4妻收時(shí)鐘信號(hào)的頻率的時(shí) 間常H ;改電來(lái)自所述電荷泵節(jié)點(diǎn)的電荷；以及電壓檢測(cè)電路，用于檢測(cè)所述電荷泵節(jié)點(diǎn)的電壓。
8. 根據(jù)權(quán)利要求7所述的高速串行接口電路，其特征在于，所述》丈電電^各包括第一導(dǎo)電型的第一晶體管，設(shè)置在連接有第二電容器的 第 一中間節(jié)點(diǎn)與第 一電源之間，在所述接收時(shí)鐘信號(hào)是第 一電 壓電平時(shí)核j妄通；以及第一導(dǎo)電型的第二晶體管，設(shè)置在所述電荷泵節(jié)點(diǎn)與所 述第 一中間節(jié)點(diǎn)之間，在所述接收時(shí)鐘信號(hào)是第二電壓電平時(shí)被接通，所述充電電^各包4舌第二導(dǎo)電型的第三晶體管，設(shè)置在連接有第三電容器的 第二中間節(jié)點(diǎn)與所述電荷泵節(jié)點(diǎn)之間，在所述自由運(yùn)行時(shí)鐘信號(hào)是第二電壓電平時(shí)被接通；以及第二導(dǎo)電型的第四晶體管，設(shè)置在第二電源與所述第二 中間節(jié)點(diǎn)之間，在所述自由運(yùn)行時(shí)鐘信號(hào)是第一電壓電平時(shí)被 接通。
9. 根據(jù)權(quán)利要求7或8所述的高速串行接口電路，其特征在于，所述電壓檢測(cè)電路由施密特觸發(fā)電i 各構(gòu)成。
10. 根據(jù)權(quán)利要求1至9中的任一項(xiàng)所述的高速串行接口電路，其 特征在于，所述高速串行接口電路還包括高阻抗?fàn)顟B(tài)檢測(cè)電路，用于檢測(cè)構(gòu)成所述差動(dòng)時(shí)鐘信號(hào) 線的第一、第二時(shí)鐘信號(hào)線的高阻抗?fàn)顟B(tài)，所述輸出屏蔽電路在檢測(cè)出所述第一、第二時(shí)鐘信號(hào)線 的高阻抗?fàn)顟B(tài)的情況下，屏蔽所述邏輯電贈(zèng)4莫塊的所述輸出信 號(hào)。
11. 根據(jù)權(quán)利要求IO所述的高速串行接口電路，其特征在于，所述高阻纟元;)犬態(tài);險(xiǎn)測(cè)電3各包4舌第一上拉電阻，連接于所述第一時(shí)鐘信號(hào)線；第二上才立電阻，連4妄于所述第二時(shí)鐘信號(hào)線；以及電壓4企測(cè)電路，在將所述時(shí)鐘信號(hào)接收電路的公共狀態(tài) 輸入電壓范圍的最小電壓設(shè)為VL，將最大電壓設(shè)為VH的情 況下，檢測(cè)所述第一、第二時(shí)鐘信號(hào)線的電壓是否高于所述最 大電壓VH,所述輸出屏蔽電^各在所述第一、第二時(shí)鐘信號(hào)線的電壓 高于所述最大電壓VH的情況下，屏蔽所述邏輯電路模塊的所 述輸出信號(hào)。
12. 根據(jù)權(quán)利要求11所述的高速串行接口電路，其特征在于，所述高速串4亍4妄口電^各還包4舌第二電壓檢測(cè)電路，用于檢測(cè)所述第一、第二時(shí)鐘信號(hào) 線的電壓是否低于所述最小電壓VL,所述輸出屏蔽電路在所述第一、第二時(shí)鐘信號(hào)線的電壓 低于所述最小電壓VL的情況下，屏蔽所述邏輯電路才莫塊的所 述輸出信號(hào)。
13. 根據(jù)權(quán)利要求10所述的高速串行接口電路，其特征在于，所述高阻抗?fàn)顟B(tài)才企測(cè)電3各包括第一下拉電阻，連接于所述第一時(shí)鐘信號(hào)線；第二下拉電阻，連接于所述第二時(shí)鐘信號(hào)線；以及電壓4企測(cè)電路，在將所述時(shí)鐘信號(hào)接收電3各的/>共狀態(tài) 輸入電壓范圍的最小電壓設(shè)為VL，將最大電壓設(shè)為VH的情 況下，檢測(cè)所述第一、第二時(shí)鐘信號(hào)線的電壓是否低于所述最 小電壓VL，所述輸出屏蔽電路在所述第一、第二時(shí)鐘信號(hào)線的電壓 低于所述最小電壓VL的情況下，屏蔽所述邏輯電鴻4莫塊的所 述輸出信號(hào)。
14. 根據(jù)權(quán)利要求13所述的高速串行接口電路，其特征在于，所述高速串行接口電路還包括第二電壓檢測(cè)電路，用于檢測(cè)所述第一、第二時(shí)鐘信號(hào) 線的電壓是否高于所述最大電壓VH,所述輸出屏蔽電路在所述第一、第二時(shí)鐘信號(hào)線的電壓 高于所述最大電壓VH的情況下，屏蔽所述邏輯電路模塊的所 述輸出信號(hào)。
15. —種電子設(shè)備，其特征在于，包括權(quán)利要求1至14中的任一項(xiàng)所述的高速串行接口電路；以及根據(jù)通過所述高速串行接口電路接收的數(shù)據(jù)或時(shí)鐘信號(hào) 進(jìn)行動(dòng)作的裝置。
全文摘要
本發(fā)明提供了可以防止不傳輸時(shí)鐘信號(hào)時(shí)的不穩(wěn)定動(dòng)作的高速串行接口電路以及包括該電路的電子設(shè)備。高速串行接口電路包括數(shù)據(jù)接收電路(10)、時(shí)鐘信號(hào)接收電路(20)、至少包括串行/并行轉(zhuǎn)換電路(40)的邏輯電路模塊(30)、自由運(yùn)行時(shí)鐘信號(hào)生成電路(70)、時(shí)鐘信號(hào)檢測(cè)電路(80)、以及輸出屏蔽電路(90)。時(shí)鐘信號(hào)檢測(cè)電路比較來(lái)自時(shí)鐘信號(hào)接收電路(20)的接收時(shí)鐘信號(hào)CKIN和來(lái)自自由運(yùn)行時(shí)鐘信號(hào)生成電路的自由運(yùn)行時(shí)鐘信號(hào)OSCK，檢測(cè)通過差動(dòng)時(shí)鐘信號(hào)線是否傳輸有時(shí)鐘信號(hào)。輸出屏蔽電路在檢測(cè)出通過差動(dòng)時(shí)鐘信號(hào)線沒有傳輸時(shí)鐘信號(hào)時(shí)屏蔽邏輯電路模塊的輸出信號(hào)RT、RCK，以使其無(wú)法傳遞到后階段的電路。
文檔編號(hào)H03K19/0185GK101383790SQ20081013558
公開日2009年3月11日 申請(qǐng)日期2008年9月5日 優(yōu)先權(quán)日2007年9月7日
發(fā)明者大江健一, 米澤岳美 申請(qǐng)人:精工愛普生株式會(huì)社