專利名稱：多相位信號產(chǎn)生裝置的制作方法
技術領域：
本發(fā)明涉及一種多相位信號產(chǎn)生裝置，且特別涉及一種單端輸入的多相位信號產(chǎn) 生裝置。
背景技術：
在現(xiàn)有的高頻的多相位信號產(chǎn)生器中，多半是利用所謂的電流模式的邏輯電 路(current mode logic)來建構。這種電流模式的邏輯電路是利用接收差動輸入 (differential input)在電路上產(chǎn)生的電流進行比較，來產(chǎn)生所對應的邏輯電位的輸出。 上述的電流模式的邏輯電路常具有直流的電流路徑產(chǎn)生較大的功率消耗。并且，電流模式 的邏輯電路也具有較大的電路面積，都不是作為多相位產(chǎn)生器的最佳選擇。而隨著工藝技術的進步，純單相位時脈驅動(True Single-PhaseClocking, TSPC) 的邏輯電路也可以工作到兆赫(Giga Hertz, GHz)等級。相對電流模式的邏輯電路，純單 相位時脈驅動的邏輯電路兼具有省電及電路面積較小的優(yōu)點，并且可以產(chǎn)生接近全擺幅 (full swing)的輸出。因此，近年來有許多利用純單相位時脈驅動來設計的四相位產(chǎn)生器 被提出。圖1為美國專利申請?zhí)枮閁. S. 7，508，273的四相位信號產(chǎn)生器110的示意圖。而 圖2為美國專利申請?zhí)枮閁. S. 6，389，095的除以3電路120的示意圖。以下請參照圖1及 圖2。其中，圖1的四相位信號產(chǎn)生器110必需要使用四個不同的輸入信號Iin、Iin-, Qin 及Qin-透過三分之四電路111以及正反器DFF1、DFF2的操作來產(chǎn)生不同相位的輸出信號 lout、lout-、Qout及Qout-。另外，輸出信號Iout-是利用輸出信號lout通過反向器(正 反器DFFl內(nèi))來產(chǎn)生，而輸出信號Qout-是利用輸出信號Qout通過反向器(正反器DFF2 內(nèi))來產(chǎn)生。因此，四相位信號產(chǎn)生器110會存在有震幅大小不相等以及頻寬的限制等問 題。另外，圖2的除以3電路120則需要差動輸入信號CLK_I1以及CLK_Q，且需要兩組 相同的電路才有辦法產(chǎn)生四個不同相位的輸出信號。在圖2的除以3電路120中，同樣需 要反向器，也同樣存在有震幅大小不相等以及頻寬的限制等問題。

發(fā)明內(nèi)容
本發(fā)明提供一種多相位信號產(chǎn)生裝置，利用單端的輸入來產(chǎn)生多相位的輸出信號。本發(fā)明提出一種多相位信號產(chǎn)生裝置，包括除頻器以及N個延遲器。除頻器接收 時脈信號，并針對時脈信號進行除頻以產(chǎn)生除頻時脈信號。N個延遲器相互串接，其中串接 在第一級的延遲器耦接除頻器并接收除頻時脈信號，串接在第i級的延遲器接收第i_l級 的延遲器的輸出，i為大于2的正整數(shù)。延遲器依據(jù)時脈信號延遲所接收的信號并產(chǎn)生N個 延遲輸出信號，N為大于3的正整數(shù)。并且，時脈信號傳送至各延遲器所需的傳輸時間均相寸。3
在本發(fā)明的一實施例中，上述的除頻器依據(jù)時脈信號的上升沿來進行除頻，而延遲器依據(jù)時脈信號的下降沿來產(chǎn)生對應的該些延遲輸出信號的其中的一。
在本發(fā)明的一實施例中，上述的除頻器依據(jù)時脈信號的下降沿來進行除頻，而延遲器依據(jù)時脈信號的上升沿來產(chǎn)生對應的延遲輸出信號的其中之一。10010] 在本發(fā)明的一實施例中，上述的除頻器所提供的除頻數(shù)等于N的正整數(shù)倍。10011] 在本發(fā)明的一實施例中，上述的除頻器包括至少N個除頻單元。除頻單元接收時脈信號并針對時脈信號進行除頻以產(chǎn)生除頻時脈信號。10012] 在本發(fā)明的一實施例中，上述的除頻單元包括T型正反器。T型正反器具有輸入端及輸出端，其輸入端接收時脈信號，而其輸出端輸出除頻時脈信號。10013] 在本發(fā)明的一實施例中，上述的除頻單元包括D型正反器。D型正反器具有輸入端1輸出端1反向輸出端及時脈端，其輸入端耦接其反向輸出端，而其輸出端輸出除頻時脈信號。Ioo14] 在本發(fā)明的一實施例中，上述的各延遲器包括D型正反器。D型正反器具有輸入端1輸出端以及時脈端，其時脈端接收時脈信號，其輸入端接收延遲輸出信號的其中之一或除頻時脈信號，其輸出端產(chǎn)生延遲輸出信號的另一。Ioo15] 在本發(fā)明的一實施例中，上述的多相位信號產(chǎn)生裝置，其中還包括N個輸出緩沖器。輸出緩沖器分別耦接延遲器。延遲器接收延遲輸出信號，并據(jù)以產(chǎn)生N個多相位輸出信號。Ioo16] 基于上述，本發(fā)明透過單端輸入的時脈信號來進行除頻及延遲，據(jù)以產(chǎn)生多個不同相位的多相位輸出信號。本發(fā)明避免使用電流模式邏輯便路電路所使用的差動輸入，有效降低直流電流的消耗。Ioo17] 為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下面特舉實施例，并配合附圖作詳細說明如下。


Ioo18] 圖l為美國專利申請?zhí)枮閁．S．7，508，273的四相位信號產(chǎn)生器110的示意圖；Ioo19] 圖2為美國專利申請?zhí)枮閁．S．6，389，095的除以3電路120的示意 圖3為本發(fā)明的一實施例的多相位信號產(chǎn)生裝置200的示意 圖4為圖3的多相位信號產(chǎn)生裝置200的動作波形 圖5為本發(fā)明另一實施例的多相位信號產(chǎn)生裝置200的示意 圖6為本發(fā)明再一實施例的多相位信號產(chǎn)生裝置的示意圖。
主要元件符號說明
110四相位信號產(chǎn)生器；DFFl1DFF2正反器；
120除以3電路2lo13lo14lo除頻器；
D1CK工輸入端；Q輸出端；
QB反向輸出端；CK時脈端；
22l一224132l一324延遲器；BUFl—BUF4輸出緩沖器；
Tl—T5時間點；DIV4除頻時脈信號；
C漲工時脈信號；
200,300,400 多相位信號產(chǎn)生裝置；211、212、311、312、411、412 除頻單元；Iin, I in-、Qin、Qin-, CLK_I1、CLK_Q 輸入信號；lout、lout-、Qout> Qout-、I+、Q+、I-、Q-輸出信號。
具體實施例方式首先圖3為本發(fā)明的一實施例的多相位信號產(chǎn)生裝置200的示意圖；本實施例以 N = 4為例，即包括4個延遲器，4個輸出緩沖器為例詳細說明本發(fā)明的技術方案。請參照 圖3，多相位信號產(chǎn)生裝置200包括除頻器210、延遲器221、222、223及224以及輸出緩沖 器BUF1、BUF2、BUF3及BUF4。其中，除頻器210接收時脈信號CLK_I，并針對時脈信號CLK_ I進行除頻以產(chǎn)生除頻時脈信號DIV4。延遲器221 2M則串連耦接，其中串接在第一級 的延遲器221耦接除頻器210并接收除頻時脈信號DIV4。串接在第2級的延遲器222則接 收第1級的延遲器221的輸出。相同的，串接在第3級的延遲器223則接收第2級的延遲 器222的輸出，且串接在第4級的延遲器2M則接收第3級的延遲器223的輸出。并且，延 遲器221 224同樣都接收時脈信號CLK_I。延遲器221 2M分別依據(jù)時脈信號CLK_I來延遲其所接收的輸入信號，并據(jù)以 產(chǎn)生延遲輸出信號。而由于延遲器221 224的相互串接關系，且延遲器221所接收的輸 入信號為除頻時脈信號DIV4。因此，延遲器221 2 會依序延遲除頻時脈信號DIV4，并 對應產(chǎn)生四個不同相位的延遲輸出信號。并且，延遲器221所產(chǎn)生的延遲輸出信號較延遲 器222所產(chǎn)生的延遲輸出信號提早一個時脈信號CLK_I的周期，延遲器222所產(chǎn)生的延遲 輸出信號較延遲器223所產(chǎn)生的延遲輸出信號提早一個時脈信號CLK_I的周期，且延遲器 223所產(chǎn)生的延遲輸出信號較延遲器2M所產(chǎn)生的延遲輸出信號提早一個時脈信號CLK_I 的周期。請?zhí)貏e注意，為了精準的控制各延遲器221 2M所產(chǎn)生的延遲輸出信號間的時 間延遲都是相等的，延遲器221 2M必須同時接收到作為延遲依據(jù)的時脈信號CLK_I。因 此，時脈信號CLK_I傳送至各延遲器所需的傳輸時間必須均相等。在本實施例中，延遲器221 2M所產(chǎn)生的延遲輸出信號會再傳送至輸出緩沖器 BUFl BUF4，并由輸出緩沖器BUFl BUF4來產(chǎn)生多相位輸出信號I+、Q+、I_及Q-。特別 值得一提的是，輸出緩沖器BUFl BUF4并非必要的構件。也可以直接將延遲器221 224 所產(chǎn)生的延遲輸出信號直接輸出作為所需要的多相位輸出信號I+、Q+、I-及Q-。在本實施例中，除頻器210由除頻單元211、212來構成。并且，除頻單元211、212 皆為D型正反器，其中建構除頻單元211、212的D型正反器皆具有輸入端D、輸出端Q、反向 輸出端QB及時脈端CK，且其輸入端D耦接其反向輸出端QB。配合圖3可以清楚的得知，本 實施中的每一級的除頻單元都會針對所接收的輸入信號的頻率除以2。換句話說，除頻器 210包括兩個除頻單元211、212會針對時脈信號CLK_I的頻率除以4并產(chǎn)生除頻時脈信號 DIV4。在此請注意，圖3的利用串接的D型正反器來實施除頻器210僅只是一個范例，并 非用來限縮本發(fā)明。本領域具通常知識者均知除頻器210可以使用計數(shù)器的方式或是串接 的T型正反器等多種不同的方式來實施。
另外，由于本實施例的多相位信號產(chǎn)生裝置200是要產(chǎn)生四個不同相位的多相位 輸出信號。因此，除頻器210所針對時脈信號CLK_I的頻率進行除頻的除數(shù)只要大于或等 于4就可以。當然，若是除頻器210要應用在使多相位信號產(chǎn)生裝置200產(chǎn)生更多不同相 位的多相位輸出信號時(例如N，N為大于4的正整數(shù))，除頻器210所針對時脈信號CLK_ I的頻率進行除頻的除數(shù)只要大于或等于N。延遲器221 224則同樣可以由D型正反器來建構。同樣的，用來建構延遲器 221 224的各D型正反器具有輸入端D、輸出端Q以及時脈端CK。延遲器221的時脈端 CK接收時脈信號CLK_I，其輸入端D接收除頻時脈信號DIV4，其輸出端Q產(chǎn)生對應的延遲輸 出信號。延遲器222 224的時脈端CK均接收時脈信號CLK_I，而其輸入端D則接收前一 級的延遲器所產(chǎn)生的延遲輸出信號，其輸出端Q則產(chǎn)生對應的延遲輸出信號。在此請?zhí)貏e注意，為了避免時脈偏斜(clock skew)現(xiàn)象的發(fā)生，用來建構除頻器 210的D型正反器是依據(jù)時脈信號CLK_I的下降沿來進行觸發(fā)(trigger)并除頻的。而實 施延遲器221 2M所采用的D型正反器則為依據(jù)時脈信號CLK_I的上升沿來進行觸發(fā)的。圖4為圖3的多相位信號產(chǎn)生裝置200的動作波形圖；以下請同時參照圖3及圖 4。圖4的多相位信號產(chǎn)生裝置200的動作波形圖。其中，除頻器210依據(jù)時脈信號CLK_I 的下降沿來進行除頻(時間點T2)，并產(chǎn)生除頻時脈信號DIV4。延遲器221 2M則依據(jù)時 脈信號CLK_I的上升沿來產(chǎn)生多相位輸出信號I+、Q+、I-及Q_(時間點Tl、T3、T4及T5)。 由圖2B可以明顯的得知，除頻時脈信號DIV4與多相位輸出信號I+、Q+、I-及Q-的轉態(tài)點 會有效的錯開(差距為時脈信號CLK_I的四分的一周期)，不會產(chǎn)生時脈偏斜的情形。接著請參照圖5，圖5為本發(fā)明另一實施例的多相位信號產(chǎn)生裝置300的示意圖。 與圖3不相同的是，在本實施方式中，除頻器310中的除頻單元311、312是依據(jù)時脈信號 CLK_I的上升沿來進行除頻，而延遲器321 3M則是依據(jù)時脈信號CLK_I的下降沿來產(chǎn)生 多相位輸出信號I+、Q+、I-及Q-。由此可知，除頻器以及延遲器時脈信號分別利用時脈信 號CLK_I不同的變化沿(上升沿或下降沿)為依據(jù)來進行除頻及延遲，就可以有效的避免 掉時脈偏斜的產(chǎn)生。接著則請參照圖6，圖6為本發(fā)明再一實施例的多相位信號產(chǎn)生裝置400的示意 圖。與圖3及圖5的實施方式不相同的是，本實施方式中的除頻器410中的除頻單元411、 412是利用T型正反器來建構。其中各T型正反器具有輸入端CKI及輸出端Q。除頻單元 412的輸入端接收時脈信號CLK_I，除頻單元411的輸出端Q耦接除頻單元412的輸入端 CK，而除頻單元412的輸出端Q輸出除頻時脈信號DIV4。綜上所述，本發(fā)明通過延遲器接收同時到達的時脈信號，并依據(jù)這個同時到達的 時脈信號來對除頻時脈信號依據(jù)進行延遲，進而生多個不同相位的多相位輸出信號。本發(fā) 明僅需要利用單端輸入的時脈信號，便可以達到產(chǎn)生至少4個相位的多相位輸出信號，并 不需要差動輸入信號，有效避免直流電流的消耗。最后應說明的是以上實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡 管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解其依然 可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替 換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的精 神和范圍。權利要求
1.一種多相位信號產(chǎn)生裝置，包括一除頻器，接收一時脈信號，并針對該時脈信號進行除頻以產(chǎn)生一除頻時脈信號；以及N個延遲器，所述N個延遲器串連耦接，其中串接在第一級的延遲器耦接該除頻器并接 收該除頻時脈信號，串接在第i級的延遲器接收第i_l級的延遲器的輸出，i為大于2的正 整數(shù)，所述N個延遲器依據(jù)該時脈信號延遲所接收的信號并產(chǎn)生N個延遲輸出信號，N為大 于3的正整數(shù)；并且，該時脈信號傳送至各該延遲器所需的傳輸時間均相等。
2.根據(jù)權利要求1的所述的多相位信號產(chǎn)生裝置，其中該除頻器依據(jù)該時脈信號的上 升沿來進行除頻，而所述N個延遲器分別依據(jù)該時脈信號的下降沿來產(chǎn)生對應的所述N個 延遲輸出信號的其中之一。
3.根據(jù)權利要求1的所述的多相位信號產(chǎn)生裝置，其中該除頻器依據(jù)該時脈信號的下 降沿來進行除頻，而所述N個延遲器分別依據(jù)該時脈信號的上升沿來產(chǎn)生對應的延遲輸出 信號之一。
4.根據(jù)權利要求1的所述的多相位信號產(chǎn)生裝置，其中該除頻器所提供的除頻數(shù)大于 或等于N。
5.根據(jù)權利要求1的所述的多相位信號產(chǎn)生裝置，其中該除頻器包括至少N個除頻單元，接收該時脈信號并針對該時脈信號進行除頻以產(chǎn)生該除頻時脈信號。
6.根據(jù)權利要求5的所述的多相位信號產(chǎn)生裝置，其中該除頻單元包括一 T型正反器，具有輸入端及輸出端，其輸入端接收該時脈信號，而其輸出端輸出該除 頻時脈信號。
7.根據(jù)權利要求5的所述的多相位信號產(chǎn)生裝置，其中該除頻單元包括一 D型正反器，具有輸入端、輸出端、反向輸出端及時脈端，其輸入端耦接其反向輸出 端，而其輸出端輸出該除頻時脈信號。
8.根據(jù)權利要求1的所述的多相位信號產(chǎn)生裝置，其中各該延遲器包括一 D型正反器，具有輸入端、輸出端以及時脈端，其時脈端接收該時脈信號，其輸入端 接收所述N個延遲輸出信號的其中之一或該除頻時脈信號，其輸出端產(chǎn)生所述N個延遲輸 出信號的另一。
9.根據(jù)權利要求1的所述的多相位信號產(chǎn)生裝置，其中還包括N個輸出緩沖器，分別耦接所述N個延遲器，所述N個延遲器接收所述N個延遲輸出信 號，并據(jù)以產(chǎn)生N個多相位輸出信號。
全文摘要
本發(fā)明提供一種多相位信號產(chǎn)生裝置，包括除頻器以及N個延遲器。除頻器接收時脈信號，并針對時脈信號進行除頻以產(chǎn)生除頻時脈信號。N個延遲器相互串接，其中串接在第一級的延遲器接收除頻時脈信號，串接在第i級的延遲器接收第i-1級的延遲器的輸出，i為大于2的正整數(shù)。延遲器依據(jù)時脈信號延遲所接收的信號并產(chǎn)生N個延遲輸出信號，N為大于3的正整數(shù)。并且，時脈信號傳送至各延遲器所需的傳輸時間均相等。
文檔編號H03K23/68GK102055466SQ20091022080
公開日2011年5月11日 申請日期2009年11月6日 優(yōu)先權日2009年11月6日
發(fā)明者楊子震 申請人:聯(lián)詠科技股份有限公司