專(zhuān)利名稱(chēng)：計(jì)算機(jī)時(shí)鐘電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種計(jì)算機(jī)時(shí)鐘電路。
背景技術(shù)：
計(jì)算機(jī)主板上的時(shí)鐘電路提供給中央處理器(Center Processing Unit，CPU)、芯片 組、各種總線及各個(gè)接口部分基本的工作頻率，因此電腦才能夠協(xié)調(diào)地完成各項(xiàng)工作。然而， 在測(cè)試計(jì)算機(jī)性能時(shí)，經(jīng)常發(fā)現(xiàn)當(dāng)在某種主板上使用某種品牌或型號(hào)的顯卡時(shí)，顯卡不能顯 示圖像的問(wèn)題，例如，當(dāng)在使用Intel E8300 CPU的主板上搭配X1550寶龍達(dá)顯卡時(shí)，計(jì)算機(jī) 即無(wú)法顯示圖像，而在使用Intel E4400 CPU的主板上搭配上述X1550寶龍達(dá)顯卡時(shí)，計(jì)算機(jī) 則可正常顯示圖像，經(jīng)過(guò)大量的實(shí)驗(yàn)研究之后，證明是計(jì)算機(jī)的時(shí)鐘電路設(shè)計(jì)不當(dāng)所致。

發(fā)明內(nèi)容
鑒于以上內(nèi)容，有必要提供一種能夠使計(jì)算機(jī)穩(wěn)定地輸出圖像的計(jì)算機(jī)時(shí)鐘電路。一種計(jì)算機(jī)時(shí)鐘電路，包括一第一鎖相環(huán)電路、一第二鎖相環(huán)電路、一第一分頻 器、一第二分頻器及一時(shí)鐘寄存器，所述第一、第二鎖相環(huán)電路用于接收一外部時(shí)鐘信號(hào)， 并分別輸出一與所述外部時(shí)鐘信號(hào)相位一致的第一、第二脈沖信號(hào)，所述第一、第二分頻器 分別對(duì)所述第一、第二脈沖信號(hào)進(jìn)行分頻，以分別輸出一 CPU時(shí)鐘信號(hào)及一總線時(shí)鐘信號(hào)， 所述CPU時(shí)鐘信號(hào)用以控制一計(jì)算機(jī)的中央處理器的工作頻率，所述總線時(shí)鐘信號(hào)用以控 制所述計(jì)算機(jī)的一數(shù)據(jù)總線的工作頻率；所述第一分頻器將所述CPU時(shí)鐘信號(hào)的頻率傳 送至所述第一鎖相環(huán)電路中，所述中央處理器將其當(dāng)前的工作頻率反饋至所述時(shí)鐘寄存器 中，所述第一鎖相環(huán)電路從所述時(shí)鐘寄存器中讀取所述中央處理器當(dāng)前的工作頻率后將其 與所述CPU時(shí)鐘信號(hào)的頻率進(jìn)行比較，并根據(jù)比較結(jié)果對(duì)所述第一脈沖信號(hào)的頻率進(jìn)行調(diào) 整，以調(diào)整所述CPU時(shí)鐘信號(hào)的頻率，使所述CPU時(shí)鐘信號(hào)的頻率與所述中央處理器當(dāng)前的 工作頻率保持一致；所述第二分頻器將所述總線時(shí)鐘信號(hào)的頻率傳送至所述第二鎖相環(huán)電 路中，所述數(shù)據(jù)總線將其當(dāng)前的工作頻率反饋至所述時(shí)鐘寄存器中，所述第二鎖相環(huán)電路 從所述時(shí)鐘寄存器中讀取所述數(shù)據(jù)總線當(dāng)前的工作頻率后將其與所述總線時(shí)鐘信號(hào)的頻 率進(jìn)行比較，并根據(jù)比較結(jié)果對(duì)所述第二脈沖信號(hào)的頻率進(jìn)行調(diào)整，以調(diào)整所述總線時(shí)鐘 信號(hào)的頻率，使所述總線時(shí)鐘信號(hào)的頻率與所述數(shù)據(jù)總線當(dāng)前的工作頻率保持一致。上述計(jì)算機(jī)時(shí)鐘電路通過(guò)分別設(shè)計(jì)所述中央處理器及所述數(shù)據(jù)總線的鎖相環(huán)電 路，避免了當(dāng)所述中央處理器及所述數(shù)據(jù)總線在同一鎖相環(huán)中讀取時(shí)鐘數(shù)據(jù)時(shí)的相互干 擾，從而解決了連接于所述數(shù)據(jù)總線的顯卡芯片不顯示圖像的問(wèn)題，因此，無(wú)論采用何種型 號(hào)的CPU及顯卡芯片，所述計(jì)算機(jī)都能穩(wěn)定地輸出圖像。


圖1為本發(fā)明計(jì)算機(jī)時(shí)鐘電路第一較佳實(shí)施方式的模塊圖。
圖2為未使用圖1中計(jì)算機(jī)時(shí)鐘電路時(shí)計(jì)算機(jī)的顯卡芯片的時(shí)鐘信號(hào)頻率隨時(shí)間 變化的波形圖。
具體實(shí)施例方式下面結(jié)合附圖及較佳實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。 請(qǐng)參考圖1，本發(fā)明計(jì)算機(jī)時(shí)鐘電路1用于一計(jì)算機(jī)100，所述計(jì)算機(jī)100包括一 中央處理器(Center Processing Unit，CPU) 110及一數(shù)據(jù)總線120 (其他元件未示出)。所 述計(jì)算機(jī)時(shí)鐘電路1的較佳實(shí)施方式包括一第一鎖相環(huán)(Phase Lock Loop,PLL)電路10、 一第二鎖相環(huán)電路11、一第一分頻器12、一第二分頻器13及一時(shí)鐘寄存器14。所述第一鎖 相環(huán)電路10與所述第一分頻器12及所述時(shí)鐘寄存器14相連，所述第二鎖相環(huán)電路11與 所述第二分頻器13及所述時(shí)鐘寄存器14相連。所述時(shí)鐘寄存器14還與所述CPU 110及 所述數(shù)據(jù)總線120相連。所述第一鎖相環(huán)電路10用于接收所述計(jì)算機(jī)100提供的一外部時(shí)鐘信號(hào)，并輸 出一與所述外部時(shí)鐘信號(hào)相位一致的第一脈沖信號(hào)，所述外部時(shí)鐘信號(hào)為所述計(jì)算機(jī)100 的一外部時(shí)鐘源所發(fā)出的時(shí)鐘信號(hào)；所述第一分頻器12用于接收所述第一脈沖信號(hào)，并對(duì) 所述第一脈沖信號(hào)進(jìn)行分頻，以輸出一 CPU時(shí)鐘信號(hào)，所述CPU時(shí)鐘信號(hào)用以控制所述CPU 110的工作頻率；所述第一分頻器12還用于將所述CPU時(shí)鐘信號(hào)的頻率傳送至所述第一鎖 相環(huán)電路10中，所述CPU 110將其當(dāng)前的工作頻率反饋至所述時(shí)鐘寄存器14中，所述第一 鎖相環(huán)電路10從所述時(shí)鐘寄存器14中讀取所述CPU 110當(dāng)前的工作頻率，并將所述CPU 110當(dāng)前的工作頻率與所述第一分頻器12輸出的CPU時(shí)鐘信號(hào)的頻率進(jìn)行比較，還根據(jù)比 較結(jié)果自動(dòng)對(duì)所述第一脈沖信號(hào)的頻率進(jìn)行調(diào)整，以調(diào)整所述第一分頻器12輸出的CPU時(shí) 鐘信號(hào)的頻率，使所述CPU時(shí)鐘信號(hào)的頻率與所述CPU 110當(dāng)前的工作頻率保持一致，從而 使所述CPU 110穩(wěn)定地工作。所述第二鎖相環(huán)電路11用于接收所述外部時(shí)鐘信號(hào)，并輸出一與所述外部時(shí)鐘 信號(hào)相位一致的第二脈沖信號(hào)，所述第二分頻器13用于接收所述第二脈沖信號(hào)，并對(duì)所述 第二脈沖信號(hào)進(jìn)行分頻，以輸出一總線時(shí)鐘信號(hào)，所述總線時(shí)鐘信號(hào)用以控制所述數(shù)據(jù)總 線120的工作頻率，所述第二分頻器13還用于將所述總線時(shí)鐘信號(hào)的頻率傳送至所述第二 鎖相環(huán)電路11中，所述數(shù)據(jù)總線120將其當(dāng)前的工作頻率反饋至所述時(shí)鐘寄存器14中，所 述第二鎖相環(huán)電路11從所述時(shí)鐘寄存器14中讀取所述數(shù)據(jù)總線120當(dāng)前的工作頻率，并 將所述數(shù)據(jù)總線120當(dāng)前的工作頻率與所述第二分頻器13輸出的總線時(shí)鐘信號(hào)的頻率進(jìn) 行比較，還根據(jù)比較結(jié)果自動(dòng)對(duì)所述第二脈沖信號(hào)的頻率進(jìn)行調(diào)整，以調(diào)整所述第二分頻 器13輸出的總線時(shí)鐘信號(hào)的頻率，使所述總線時(shí)鐘信號(hào)的頻率與所述數(shù)據(jù)總線120當(dāng)前的 工作頻率保持一致，從而使所述數(shù)據(jù)總線120穩(wěn)定地工作。所述時(shí)鐘寄存器14還用于存儲(chǔ)所述第一、第二分頻器12、13分別對(duì)所述第一、第 二脈沖信號(hào)進(jìn)行分頻時(shí)所應(yīng)用的參數(shù)。本實(shí)施方式中，所述數(shù)據(jù)總線120為一高速外圍設(shè)備(Peripheral Component Interconnect-Express, PCI-E)數(shù)據(jù)總線，所述計(jì)算機(jī)100通過(guò)所述PCI-E數(shù)據(jù)總線與其 顯卡芯片、聲卡芯片等進(jìn)行通信。請(qǐng)繼續(xù)參考圖2，為所述計(jì)算機(jī)100未使用本發(fā)明計(jì)算機(jī)時(shí)鐘電路1時(shí)，對(duì)所述計(jì)算機(jī)100的顯卡芯片的時(shí)鐘信號(hào)f (t)進(jìn)行仿真的波形，請(qǐng)參考圖2中虛線框部分，所述顯 卡芯片的時(shí)鐘信號(hào)f(t)隨時(shí)間t變化的過(guò)程中有明顯的雜訊，其會(huì)導(dǎo)致所述顯卡芯片的輸 出不穩(wěn)定。當(dāng)在不同的主板上均使用了本發(fā)明計(jì)算機(jī)時(shí)鐘電路1，即每一主板上的CPU及數(shù) 據(jù)總線分別使用各自的鎖相環(huán)電路，且在每一主板上分別使用不同型號(hào)(或不同外頻)的 CPU或不同型號(hào)的顯卡芯片進(jìn)行了上千次的測(cè)試，每次測(cè)試時(shí)，主板上的顯卡芯片均穩(wěn)定地 輸出圖像。因此無(wú)論所述計(jì)算機(jī)100采用何種型號(hào)的CPU及顯卡芯片，其都能穩(wěn)定地輸出圖像。上述計(jì)算機(jī)時(shí)鐘電路1通過(guò)分別設(shè)計(jì)所述CPU 110及所述數(shù)據(jù)總線120的鎖相環(huán) 電路，避免了當(dāng)所述CPU 110及所述數(shù)據(jù)總線120在同一鎖相環(huán)中讀取時(shí)鐘數(shù)據(jù)時(shí)的相互 干擾，從而使連接于所述數(shù)據(jù)總線120的顯卡芯片穩(wěn)定地輸出圖像，避免了顯卡芯片不顯 示圖像或輸出不穩(wěn)定的現(xiàn)象。
權(quán)利要求
一種計(jì)算機(jī)時(shí)鐘電路，包括一第一鎖相環(huán)電路、一第二鎖相環(huán)電路、一第一分頻器、一第二分頻器及一時(shí)鐘寄存器，所述第一、第二鎖相環(huán)電路用于接收一外部時(shí)鐘信號(hào)，并分別輸出一與所述外部時(shí)鐘信號(hào)相位一致的第一、第二脈沖信號(hào)，所述第一、第二分頻器分別對(duì)所述第一、第二脈沖信號(hào)進(jìn)行分頻，以分別輸出一CPU時(shí)鐘信號(hào)及一總線時(shí)鐘信號(hào)，所述CPU時(shí)鐘信號(hào)用以控制一計(jì)算機(jī)的中央處理器的工作頻率，所述總線時(shí)鐘信號(hào)用以控制所述計(jì)算機(jī)的一數(shù)據(jù)總線的工作頻率；所述第一分頻器將所述CPU時(shí)鐘信號(hào)的頻率傳送至所述第一鎖相環(huán)電路中，所述中央處理器將其當(dāng)前的工作頻率反饋至所述時(shí)鐘寄存器中，所述第一鎖相環(huán)電路從所述時(shí)鐘寄存器中讀取所述中央處理器當(dāng)前的工作頻率后將其與所述CPU時(shí)鐘信號(hào)的頻率進(jìn)行比較，并根據(jù)比較結(jié)果對(duì)所述第一脈沖信號(hào)的頻率進(jìn)行調(diào)整，以調(diào)整所述CPU時(shí)鐘信號(hào)的頻率，使所述CPU時(shí)鐘信號(hào)的頻率與所述中央處理器當(dāng)前的工作頻率保持一致；所述第二分頻器將所述總線時(shí)鐘信號(hào)的頻率傳送至所述第二鎖相環(huán)電路中，所述數(shù)據(jù)總線將其當(dāng)前的工作頻率反饋至所述時(shí)鐘寄存器中，所述第二鎖相環(huán)電路從所述時(shí)鐘寄存器中讀取所述數(shù)據(jù)總線當(dāng)前的工作頻率后將其與所述總線時(shí)鐘信號(hào)的頻率進(jìn)行比較，并根據(jù)比較結(jié)果對(duì)所述第二脈沖信號(hào)的頻率進(jìn)行調(diào)整，以調(diào)整所述總線時(shí)鐘信號(hào)的頻率，使所述總線時(shí)鐘信號(hào)的頻率與所述數(shù)據(jù)總線當(dāng)前的工作頻率保持一致。
2.如權(quán)利要求1所述的計(jì)算機(jī)時(shí)鐘電路，其特征在于所述時(shí)鐘寄存器中存儲(chǔ)有所述 第一、第二分頻器分別對(duì)所述第一、第二脈沖信號(hào)進(jìn)行分頻時(shí)所應(yīng)用的參數(shù)。
3.如權(quán)利要求1所述的計(jì)算機(jī)時(shí)鐘電路，其特征在于所述數(shù)據(jù)總線為一PCI-E數(shù)據(jù) 總線。
全文摘要
一種計(jì)算機(jī)時(shí)鐘電路，包括第一、第二PLL、第一、第二分頻器及時(shí)鐘寄存器，第一PLL輸出與外部時(shí)鐘信號(hào)相位一致的脈沖信號(hào)，第一分頻器對(duì)該脈沖信號(hào)進(jìn)行分頻，以輸出CPU時(shí)鐘信號(hào)給CPU；第一分頻器將CPU時(shí)鐘信號(hào)的頻率反饋至第一PLL，CPU將其工作頻率反饋至?xí)r鐘寄存器，第一PLL通過(guò)比較CPU的工作頻率與與CPU時(shí)鐘信號(hào)的頻率以調(diào)整脈沖信號(hào)的頻率使CPU時(shí)鐘信號(hào)的頻率與CPU的工作頻率保持一致；第二分頻器輸出一總線時(shí)鐘信號(hào)，第二PLL、第二分頻器及時(shí)鐘寄存器調(diào)整總線時(shí)鐘信號(hào)使其與數(shù)據(jù)總線的工作頻率保持一致，原理與調(diào)整CPU時(shí)鐘信號(hào)的原理相同。所述計(jì)算機(jī)時(shí)鐘電路保證所述計(jì)算機(jī)的顯卡芯片穩(wěn)定工作。
文檔編號(hào)H03L7/00GK101877586SQ20091030199
公開(kāi)日2010年11月3日 申請(qǐng)日期2009年4月30日 優(yōu)先權(quán)日2009年4月30日
發(fā)明者胡可友 申請(qǐng)人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司