專利名稱：用于編碼調(diào)制信號的并行數(shù)字化相關(guān)處理器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及在通信領(lǐng)域中的一種用于編碼調(diào)制信號的并行數(shù)字化 相關(guān)處理器，特別適用于小型化編碼調(diào)制信號連續(xù)波雷達(dá)中作視頻信號數(shù) 字化處理裝置。
背景技術(shù)：
目前，在國內(nèi)編碼調(diào)制信號連續(xù)波雷達(dá)中采用數(shù)字化相關(guān)解調(diào)處理尚 無先例。類似體制雷達(dá)都采用模擬相關(guān)處理的方法，其存在可靠性差、成 本高、難于調(diào)試等缺點(diǎn)，隨著用戶對通信信號的要求，因此迫切需要解決 數(shù)字化相關(guān)處理的關(guān)鍵技術(shù)，以提高設(shè)備的性能。 發(fā)明內(nèi)容本實用新型所要解決的技術(shù)問題就是提供一種用于編碼調(diào)制信號的并 行數(shù)字化相關(guān)處理器，該處理器可以代替?zhèn)鹘y(tǒng)的模擬相關(guān)處理器，在編碼 調(diào)制信號中完成視頻信號的數(shù)字化相關(guān)處理，將視頻回波信號與分路后的 編碼信號進(jìn)行并行相關(guān)運(yùn)算，完成雷達(dá)回波視頻信號的相關(guān)解調(diào)。本實用 新型還具有可靠性高、成本低、體積小、應(yīng)用廣泛等特點(diǎn)。本實用新型所要解決的問題是這樣實現(xiàn)的它包括數(shù)據(jù)讀取模塊l、數(shù)據(jù)緩沖模塊2、編碼分路模塊3、累加器模塊4、增益控制模塊5、時序控制模塊6、數(shù)據(jù)輸出模塊7、電源17，所述 的數(shù)據(jù)讀取模塊1的出端通過數(shù)據(jù)線依次串接數(shù)據(jù)緩沖模塊2、累加器模塊 4、增益控制模塊5后與數(shù)據(jù)輸出模塊7的入端連接，累加器模塊4另一輸 入端與編碼分路模塊3的出端連接，時序控制模塊6的三個出端分別與數(shù) 據(jù)緩沖模塊2、編碼分路模塊3、數(shù)據(jù)輸出模塊7的時序入端并接，時鐘 CLK分別與編碼分路模塊3、累加器模塊4的時鐘入端并接，電源17出端 +V電壓端分別與各模塊相應(yīng)電源端連接。本實用新型累加器模塊4包括數(shù)據(jù)讀取鎖存器8、數(shù)據(jù)變換器9、加法 器10、數(shù)據(jù)輸出鎖存器11、計數(shù)器12，所述的數(shù)據(jù)讀取鎖存器8入端1腳 通過數(shù)據(jù)線與數(shù)據(jù)緩沖模塊2的出端連接，數(shù)據(jù)讀取鎖存器8的出端2腳 通過數(shù)據(jù)線依次串接數(shù)據(jù)變換器9、加法器IO、數(shù)據(jù)輸出鎖存器ll各入出 端1 、 2腳后與增益控制模塊5的入端連接，數(shù)據(jù)變換器9的入端3腳與編 碼分路模塊3的出端連接，時鐘CLK分別與數(shù)據(jù)讀取鎖存器8、加法器10 的各3腳及計數(shù)器12的1腳并接，計數(shù)器12出端2腳與數(shù)據(jù)輸出鎖存器11的入端3腳連接，數(shù)據(jù)讀取鎖存器8、數(shù)據(jù)變換器9、加法器10、數(shù)據(jù) 輸出鎖存器11、計數(shù)器12的各入端5腳分別與電源17的出端+V電壓端并 接、各入端6腳與地端并接。本實用新型編碼分路模塊3包括編碼產(chǎn)生模塊13、編碼移位模塊14、 編碼緩沖模塊15、編碼選擇模塊16，所述的編碼產(chǎn)生模塊13的出端2腳 通過數(shù)據(jù)線依次串接編碼移位模塊14、編碼緩沖模塊15、編碼選擇模塊16 各入出端1、 2腳后與累加器模塊4入端連接，時鐘CLK分別與編碼產(chǎn)生 模塊13、編碼移位模塊14、編碼緩沖模塊15、編碼選擇模塊16的各入端 3腳并接，編碼選擇模塊16的入端4腳與時序控制模塊6的出端連接，編 碼產(chǎn)生模塊13、編碼移位模塊14、編碼緩沖模塊15、編碼選擇模塊16各 入端5腳分別與電源17的出端+V電壓端并接、各入端6腳與地端并接。本實用新型相比背景技術(shù)具有如下優(yōu)點(diǎn)1、 本實用新型采用編碼分路模塊3、累加器模塊4完成了編碼調(diào)制信 號連續(xù)波雷達(dá)的并行數(shù)字化相關(guān)解調(diào)，提高了相關(guān)解調(diào)性能。2、 本實用新型各部件采用一片集成電路制作，具備高可靠、成本低等 優(yōu)點(diǎn)。


圖1是本實用新型電原理方框圖。圖2是本實用新型累加器模塊4的電原理圖。圖3是本實用新型編碼分路模塊3的電原理圖。
具體實施方式
參照圖1至圖3，本實用新型由數(shù)據(jù)讀取模塊1、數(shù)據(jù)緩沖模塊2、編 碼分路模塊3、累加模塊4、增益控制模塊5、時序控制模塊6、數(shù)據(jù)輸出 模塊7、電源17組成，如圖1所示，實施例按圖l連接線路。數(shù)據(jù)讀取模 塊l其作用是讀取雷達(dá)回波視頻數(shù)據(jù)，并發(fā)送到數(shù)據(jù)緩沖模塊2。數(shù)據(jù)緩沖 模塊2其作用是接收數(shù)據(jù)讀取模塊1的數(shù)據(jù)，緩沖存儲一定數(shù)量的數(shù)據(jù)后， 發(fā)送到累加器模塊4，緩沖數(shù)量由時序控制模塊6進(jìn)行設(shè)置。編碼分路模塊 3其作用是將本地編碼分路為各種狀態(tài)的編碼，相鄰的編碼序列間相差一個 碼元，并在時序控制模塊6的控制下送出選定的碼序列至累加器模塊4。累 加器模塊4其作用是根據(jù)當(dāng)前編碼分路模塊3的輸入編碼值，對輸入數(shù)據(jù) 進(jìn)行累加，即當(dāng)編碼值為邏輯'r時，累加器進(jìn)行加法運(yùn)算，反之編碼值 為邏輯'0'吋，累加器進(jìn)行減法運(yùn)算，完成一定數(shù)量的累加運(yùn)算后將累加 結(jié)果送給增益控制模塊5。增益控制模塊5其作用是對累加器模塊4的累加結(jié)果進(jìn)行幅度調(diào)整，并將最終結(jié)果截取為6位的數(shù)據(jù)，送給數(shù)據(jù)輸出模塊7。數(shù)據(jù)輸出模塊7其作用是在時序控制模塊6的控制下將數(shù)據(jù)送出。本實用新型累加器模塊4由數(shù)據(jù)讀取鎖存器8、數(shù)據(jù)變換器9、加法器 10、數(shù)據(jù)輸出鎖存器ll、計數(shù)器12組成，如圖2所示，實施例按圖2連接 線路。數(shù)據(jù)讀取鎖存器8其作用是在時鐘同步作用下，鎖存輸入數(shù)據(jù)，并 輸出至數(shù)據(jù)變換器9;數(shù)據(jù)變換器9其作用是根據(jù)編碼輸入的邏輯值對輸入 信號進(jìn)行處理，如果當(dāng)前編碼輸入端為邏輯'0'，則直接將數(shù)據(jù)送出，如 果當(dāng)前編碼輸入端為邏輯"'，則將數(shù)據(jù)的全部位取反加1得到轉(zhuǎn)換后的 數(shù)據(jù)，并送出至加法器10;加法器10其作用是對輸入的數(shù)據(jù)進(jìn)行加法運(yùn)算； 數(shù)據(jù)輸出鎖存器11其作用是在計數(shù)器12輸出脈沖的上升沿將加法器的輸 入數(shù)據(jù)鎖存輸出；計數(shù)器12其作用是對輸入時鐘進(jìn)行計數(shù)，當(dāng)計數(shù)器計數(shù) 值到124時，就輸出一個脈沖至數(shù)據(jù)輸出鎖存器11。本實用新型累加器模 塊4其簡要工作原理如下:在時鐘CLK同步控制下讀取并鎖存輸入的數(shù)據(jù)， 并根據(jù)編碼輸入的邏輯值對輸入數(shù)據(jù)進(jìn)行處理，完成了輸入數(shù)據(jù)和編碼序 列的相乘，在計數(shù)器控制下完成124次的數(shù)據(jù)累加后就完成了一次數(shù)據(jù)的 累加工作，最后通過數(shù)據(jù)輸出鎖存器送出。本實用新型編碼分路模塊3由編碼產(chǎn)生模塊13、編碼移位模塊14、編 碼緩沖模塊15、編碼選擇模塊16組成，如圖3所示，實施例按圖3連接線 路。編碼產(chǎn)生模塊13其作用是產(chǎn)生31位的偽隨機(jī)編碼并送至編碼移位模 塊14;編碼移位模塊14其作用是在每一個時鐘上升沿對輸入的編碼序列進(jìn) 行移位，并形成31個不同狀態(tài)的編碼序列，送給編碼緩沖模塊15;編碼緩 沖模塊15其作用是在時鐘同步下，將編碼移位模塊14的輸入數(shù)據(jù)鎖存輸 出至編碼選擇模塊16;編碼選擇模塊16其作用是根據(jù)時序控制模塊6的輸 入編碼選擇數(shù)據(jù)對編碼序列進(jìn)行選擇，選擇出一路編碼序列送出至累加器 模塊4。本實用新型編碼分路模塊3其簡要工作原理如下產(chǎn)生31位偽隨 機(jī)編碼序列，將該序列進(jìn)行31次移位形成獨(dú)立的具有31個不同狀態(tài)的編 碼序列組，并根據(jù)時序控制模塊6的輸入控制選擇出對應(yīng)的編碼序列。本實用新型電源17作用提供各部件直流工作電壓，輸出+V電壓為 1.2V，采用市售PTH03060型集成電源制作。本實用新型的簡要工作原理對輸入的數(shù)據(jù)進(jìn)行緩沖，在時序控制模 塊6的統(tǒng)一控制下分別將編碼分路模塊3產(chǎn)生的不同狀態(tài)的31位編碼與輸 入數(shù)據(jù)進(jìn)行相乘累加運(yùn)算，累加運(yùn)算完成后對數(shù)據(jù)的位寬進(jìn)行增益調(diào)整， 將其調(diào)整為16位寬的標(biāo)準(zhǔn)數(shù)據(jù)流輸出，這樣就完成了編碼調(diào)制信號雷達(dá)的并行數(shù)字化相關(guān)處理。實施例本實用新型數(shù)據(jù)讀取模塊1、數(shù)據(jù)緩沖模塊2、編碼分路模塊3、 累加器模塊4、增益控制模塊5、時序控制模塊6、數(shù)據(jù)輸出模塊7各電路 模塊均采用自制集成電路制作，安裝結(jié)構(gòu)是把圖1至圖3中各電路部件固 化在市售EP2S130F1020I4型FPGA芯片中，完成本實用新型的功能，具有 可靠性高、成本低、體積小等優(yōu)點(diǎn)。
權(quán)利要求1、一種用于編碼調(diào)制信號的并行數(shù)字化相關(guān)處理器，它包括數(shù)據(jù)讀取模塊(1)、數(shù)據(jù)緩沖模塊(2)、增益控制模塊(5)、時序控制模塊(6)、數(shù)據(jù)輸出模塊(7)、電源(17)，其特征在于還包括編碼分路模塊(3)、累加器模塊(4)，所述的數(shù)據(jù)讀取模塊(1)的出端通過數(shù)據(jù)線依次串接數(shù)據(jù)緩沖模塊(2)、累加器模塊(4)、增益控制模塊(5)后與數(shù)據(jù)輸出模塊(7)的入端連接，累加器模塊(4)另一輸入端與編碼分路模塊(3)的出端連接，時序控制模塊(6)的三個出端分別與數(shù)據(jù)緩沖模塊(2)、編碼分路模塊(3)、數(shù)據(jù)輸出模塊(7)的時序入端并接，時鐘CLK分別與編碼分路模塊(3)、累加器模塊(4)的時鐘入端并接，電源(17)出端+V電壓端分別與各模塊相應(yīng)電源端連接。
2、 根據(jù)權(quán)利要求1所述的用于編碼調(diào)制信號的并行數(shù)字化相關(guān)處理 器，其特征在于累加器模塊(4)包括數(shù)據(jù)讀取鎖存器(8)、數(shù)據(jù)變換器(9)、加法器(10)、數(shù)據(jù)輸出鎖存器(11)、計數(shù)器(12)，所述的數(shù)據(jù)讀 取鎖存器(8)入端1腳通過數(shù)據(jù)線與數(shù)據(jù)緩沖模塊(2)的出端連接，數(shù) 據(jù)讀取鎖存器(8)的出端2腳通過數(shù)據(jù)線依次串接數(shù)據(jù)變換器(9)、加法 器(10)、數(shù)據(jù)輸出鎖存器(11)各入出端l、 2腳后與增益控制模塊(5) 的入端連接，數(shù)據(jù)變換器(9)的入端3腳與編碼分路模塊(3)的出端連 接，時鐘CLK分別與數(shù)據(jù)讀取鎖存器(8)、加法器(10)的各3腳及計數(shù) 器(12)的1腳并接，計數(shù)器(12)出端2腳與數(shù)據(jù)輸出鎖存器(11)的 入端3腳連接，數(shù)據(jù)讀取鎖存器(8)、數(shù)據(jù)變換器(9)、加法器(10)、數(shù) 據(jù)輸出鎖存器(11)、計數(shù)器(12)的各入端5腳分別與電源(17)的出端 +V電壓端并接、各入端6腳與地端并接。
3、 根據(jù)權(quán)利要求1或2所述的用于編碼調(diào)制信號的并行數(shù)字化相關(guān)處 理器，其特征在于編碼分路模塊(3)包括編碼產(chǎn)生模塊(13)、編碼移 位模塊(14)、編碼緩沖模塊(15)、編碼選擇模塊(16)，所述的編碼產(chǎn)生 模塊(13)的出端2腳通過數(shù)據(jù)線依次串接編碼移位模塊(14)、編碼緩沖 模塊(15)、編碼選擇模塊(16)各入出端l、 2腳后與累加器模塊(4)入 端連接，時鐘CLK分別與編碼產(chǎn)生模塊(13)、編碼移位模塊(14)、編碼 緩沖模塊(15)、編碼選擇模塊(16)的各入端3腳并接，編碼選擇模塊(16) 的入端4腳與時序控制模塊(6)的出端連接，編碼產(chǎn)生模塊(13)、編碼 移位模塊(14)、編碼緩沖模塊(15)、編碼選擇模塊(16)各入端5腳分 別與電源(17)的出端+V電壓端并接、各入端6腳與地端并接。
專利摘要本實用新型公開了一種用于編碼調(diào)制信號的并行數(shù)字化相關(guān)處理器，它涉及通信領(lǐng)域中對編碼調(diào)制信號的并行相關(guān)解調(diào)處理器。它由數(shù)據(jù)讀取模塊、數(shù)據(jù)緩沖模塊、編碼分路模塊、累加器模塊、增益控制模塊、時序控制模塊和數(shù)據(jù)輸出模塊等部件組成。它能實現(xiàn)對編碼調(diào)制雷達(dá)回波視頻信號的并行數(shù)字化相關(guān)處理。本實用新型具有可靠性高、成本低、體積小等優(yōu)點(diǎn)，特別適用于小型化編碼調(diào)制信號連續(xù)波雷達(dá)中作視頻信號數(shù)字化處理裝置。
文檔編號H03M3/00GK201345644SQ200920101768
公開日2009年11月11日 申請日期2009年3月9日 優(yōu)先權(quán)日2009年3月9日
發(fā)明者兵 劉, 季嬌若, 張紅旗, 趙向陽, 趙錦華, 鏡 陳, 馬瑞平, 高躍清 申請人:中國電子科技集團(tuán)公司第五十四研究所