專利名稱：用于可重構(gòu)邏輯電路的電子器件的制作方法
用于可重構(gòu)邏輯電路的電子器件本發(fā)明涉及用于電子器件，并且具體而言，涉及用于諸如場(chǎng)可編程門陣列的邏輯 電路中的電子器件。自從20世紀(jì)60年度初以來，電子產(chǎn)品的周轉(zhuǎn)時(shí)間已經(jīng)被不斷地縮短。這導(dǎo)致創(chuàng) 造利潤的周期縮短，并且導(dǎo)致對(duì)于允許縮短新產(chǎn)品的開發(fā)時(shí)間以及減小生產(chǎn)成本的可重構(gòu) 電子電路的需要增大[1]。場(chǎng)可編程門陣列(FPGAs)常用于形成可重構(gòu)器件。場(chǎng)可編程門陣列是包含可編程 邏輯部件和可編程互連的半導(dǎo)體器件，其中，所述可編程邏輯部件可以被編程以執(zhí)行基本 的邏輯門的功能，諸如AND和M)R，更復(fù)雜的組合功能，諸如解碼器或數(shù)學(xué)功能。FPGAs還可 以包括存儲(chǔ)器元件?？删幊袒ミB允許在FPGAs被制造之后根據(jù)需要的邏輯部件的互連實(shí)現(xiàn) 任意邏輯功能。FPGAs是通用處理器和物理優(yōu)化宏之間的良好折衷口]。但是，已知FPGAs在集成 密度、速度和能效方面的性能還太低，不能在眾多產(chǎn)品中使用。在

圖1中概述了用于實(shí)現(xiàn)可重構(gòu)性的常用可編程邏輯陣列(PLA)。其由兩個(gè)交叉 開關(guān)陣列(crossbar)構(gòu)成。上部的交叉開關(guān)陣列是所謂的“AND”平面，下部的交叉開關(guān)陣 列是“OR”平面。交叉開關(guān)陣列由多個(gè)二極管構(gòu)成。只有選定的結(jié)處二極管是起作用的，而 在其他的結(jié)處，二極管被滅活并絕緣。根據(jù)二極管在交叉開關(guān)陣列的交叉點(diǎn)處的配置，可以 運(yùn)算各種布爾函數(shù)。這在圖1中以兩種邏輯函數(shù)進(jìn)行了舉例說明。PLAs的缺點(diǎn)是低功率效 率。根據(jù)二極管-電阻器邏輯，功率被耗散于阻抗中，即使在靜態(tài)條件下。這排除了 PLAs 用于具有高集成密度的低功率應(yīng)用的用途。Likharev等人在2005年提出了可重構(gòu)器件的新概念[3 ；4]。在該概念中，CMOS 電路被與分子交叉開關(guān)陣列組合。CMOS層由多個(gè)反相器組成，所述反相器通過小的引針與 分子交叉開關(guān)陣列連接，所述分子交叉開關(guān)陣列布置在硅晶片的頂面上。交叉開關(guān)陣列中 的分子層具有開關(guān)的功能性，即在上電極和下電極的每一個(gè)交叉點(diǎn)處，分子層的傳導(dǎo)狀態(tài) 可以被在導(dǎo)電狀態(tài)和絕緣狀態(tài)之間切換。通過在交叉開關(guān)陣列中的不同結(jié)處進(jìn)行不同地切 換，此體系結(jié)構(gòu)可以實(shí)現(xiàn)不同的功能性。與PLAs相似，CMOL概念依賴于接線的OR邏輯。然 而，這樣的邏輯同樣具有低的功率效率，并且實(shí)現(xiàn)具有高集成密度的低功率器件很困難。2007年Hewlett Packard公布了用于將CMOS電路與電阻開關(guān)元件的交叉開關(guān)陣 列組合的場(chǎng)可編程納米線互連的新概念[5]。此概念以Liliharev等人的CMOL概念為基礎(chǔ)。 如在CMOL概念中一樣，電阻開關(guān)元件的交叉開關(guān)陣列被布置在CMOS晶片的頂面上。與CMOL 概念不同，CMOS層不僅包括反相器，還包括完整的邏輯功能例如NAND、N0R或緩沖單元。在 CMOS層中運(yùn)算完整的邏輯。CMOS層的頂面上的交叉開關(guān)陣列僅僅連接硅晶片中的不同基 本單元。此概念解決了功能效率問題。由于使用完整的CMOS基本單元，這些器件是非常功 率高效的，并且具有非常高的集成密度。但是，完整單位單元的選擇在某種程度上限制了可 重構(gòu)電路的靈活性。單位單元的特定選擇可能對(duì)于特定任務(wù)是最合適的。但是，這可能引起其不適于其他任務(wù)或?qū)τ谄渌蝿?wù)而言不是高效的問題。具體地，如果保持基本單元非常簡單以保持邏輯電路通用性，S卩如果基本單元僅 僅由反相器構(gòu)成，F(xiàn)PNI概念將失去其高集成密度，因?yàn)榻徊骈_關(guān)陣列的每一個(gè)電極只能夠 連接到一個(gè)CMOS基本單元。因此，在給定面積上存在有限數(shù)量的CMOS基本單元之間的連 接，這樣的給定面積可能不足以組合具有低功能性的單位單元來獲得期望的FPGA功能性。 因此，不能實(shí)現(xiàn)與通用體系結(jié)構(gòu)相結(jié)合的高集成密度。本發(fā)明的目的是提供用于諸如FPGA的邏輯電路的電子器件，其作為可重構(gòu)電路 中的部件允許高靈活性并提供高集成密度。本目的通過包括權(quán)利要求1的特征的電子器件和包括權(quán)利要求11的特征的方法 得以實(shí)現(xiàn)。在從屬權(quán)利要求中限定了本發(fā)明的優(yōu)選實(shí)施方式。根據(jù)本發(fā)明，提供了一種電子器件，其包括彼此電耦合的場(chǎng)效應(yīng)晶體管和電阻開 關(guān)，其中所述電阻開關(guān)被構(gòu)造來在低電阻狀態(tài)和高電阻狀態(tài)之間切換。電阻開關(guān)包括電阻開關(guān)材料，所述電阻開關(guān)材料包含兩種其中電阻開關(guān)材料的電 阻不同的狀態(tài)低電阻(“開”)狀態(tài)和高電阻(“關(guān)”)狀態(tài)。通過施加正或負(fù)的電壓脈沖， 其可以在這些狀態(tài)之間切換。電阻開關(guān)材料的狀態(tài)被保持在材料中，即便是沒有施加電壓。因?yàn)榭梢砸蕾囉陂_關(guān)的狀態(tài)根據(jù)期望的功能性激活或滅活器件，所以該器件可以 被用于可重構(gòu)器件，諸如場(chǎng)可編程門陣列。與CMOL或FPNI概念不同，單個(gè)晶體管與單個(gè)開關(guān)組合。因此，根據(jù)本發(fā)明的可重 構(gòu)元件處于最低的邏輯水平。根據(jù)優(yōu)選實(shí)施方式，電子器件包括層疊結(jié)構(gòu)，并且電阻開關(guān)被布置在場(chǎng)效應(yīng)晶體 管的頂部。此外，絕緣體可以被設(shè)置在場(chǎng)效應(yīng)晶體管上，例如作為場(chǎng)效應(yīng)晶體管的一部分， 即設(shè)置在場(chǎng)效應(yīng)晶體管和電阻開關(guān)之間。這提供了易于制造的電子器件，該電子器件具有 通過單個(gè)電阻開關(guān)和場(chǎng)效應(yīng)晶體管的非常高的空間效率實(shí)現(xiàn)的高集成密度。根據(jù)進(jìn)一步優(yōu)選的實(shí)施方式，電阻開關(guān)被布置在場(chǎng)效應(yīng)晶體管的柵極的頂部，并 且電阻開關(guān)的第一接觸被設(shè)置在電阻開關(guān)的與所述柵極相反的頂部，其中，所述第一接觸 與場(chǎng)效應(yīng)晶體管的源極或漏極電連接。優(yōu)選地，第一接觸通過互連與場(chǎng)效應(yīng)晶體管的源極 或漏極連接?；ミB可以垂直于場(chǎng)效應(yīng)晶體管和器件的主平面來布置。根據(jù)另一實(shí)施方式，電阻開關(guān)的第二接觸被設(shè)置在場(chǎng)效應(yīng)晶體管的柵極和電阻開 關(guān)之間。優(yōu)選地，柵極被包埋在覆蓋場(chǎng)效應(yīng)晶體管并防止與電阻開關(guān)材料接觸的絕緣層中。 根據(jù)本實(shí)施方式，第一和第二接觸與電阻開關(guān)材料組合形成開關(guān)，并且第一接觸與場(chǎng)效應(yīng) 晶體管的源極或漏極的電連接導(dǎo)致開關(guān)與場(chǎng)效應(yīng)晶體管的串聯(lián)連接，具體地，開關(guān)與晶體 管的源極和漏極的串聯(lián)連接。接通電阻開關(guān)允許到晶體管的電連接，具體地到其源極或漏 極的電連接。關(guān)斷電阻開關(guān)斷開晶體管。根據(jù)另一實(shí)施方式，場(chǎng)效應(yīng)晶體管的柵電極被形成為電阻開關(guān)的第二接觸。通過 將電阻開關(guān)材料與場(chǎng)效應(yīng)晶體管的柵極和源極或漏極電連接，施加在源極和柵極之間的電 壓依賴于開關(guān)的狀態(tài)。如果開關(guān)閉合，柵極和源極之間的電壓降較低?；蛘?，如果開關(guān)打開， 柵極和源極之間的電壓降較高。因此，開關(guān)的狀態(tài)控制柵極-源極電壓，并且控制源極和漏 極之間的晶體管溝道的電阻。可以通過電阻開關(guān)的小電阻變化控制源極和漏極之間的大電 阻變化。因此，根據(jù)本實(shí)施方式的電子器件可以用作阻抗轉(zhuǎn)換器。
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根據(jù)進(jìn)一步優(yōu)選的實(shí)施方式，電阻開關(guān)的第二接觸還與場(chǎng)效應(yīng)晶體管的源極和漏 極中的另一個(gè)電連接。因此，得到包括與場(chǎng)效應(yīng)晶體管并聯(lián)連接的開關(guān)的器件。接通電阻 開關(guān)短路晶體管。關(guān)斷電阻開關(guān)允許晶體管的常規(guī)操作，并且根據(jù)其柵極的狀態(tài)，電流在源 極和漏極之間流動(dòng)。上述電子器件可以用作可重構(gòu)電路的NAND或NOR門。根據(jù)另一實(shí)施方式，電阻開關(guān)包括電阻開關(guān)材料，所述電阻開關(guān)材料包括具有電 阻開關(guān)特性的金屬-絕緣體-金屬結(jié)和分子層中的一種。此外，根據(jù)一個(gè)實(shí)施方式，提供了一種邏輯電路，所述邏輯電路包括彼此電耦合的 上述器件中的一個(gè)或多個(gè)以形成諸如FPGA的器件陣列。通過相應(yīng)地接通或關(guān)斷電阻開關(guān)， 可以用一種陣列實(shí)現(xiàn)具有不同配置的邏輯電路。根據(jù)另一實(shí)施方式，電子器件被布置成陣列，以形成一個(gè)或數(shù)個(gè)NAND和NOR門。根據(jù)本發(fā)明，還提供了一種制造電子器件的方法。其包括如下步驟處理襯底以制 造場(chǎng)效應(yīng)晶體管；在場(chǎng)效應(yīng)晶體管的頂部沉積電阻開關(guān)材料層，并形成電阻開關(guān)；以及在 場(chǎng)效應(yīng)晶體管的源極和漏極中的至少一個(gè)與電阻開關(guān)之間提供電接觸。本發(fā)明的制造方法允許以非?？臻g高效的方式提供諸如FPGA的可重構(gòu)電路的基 本元件。此外，可以構(gòu)建NAND門或其他具有可配置數(shù)量的輸入的邏輯電路。根據(jù)一個(gè)實(shí)施方式，方法包括將電阻開關(guān)的第一電接觸布置在電阻開關(guān)材料的與 柵極相對(duì)的頂部上，并且在第一接觸與場(chǎng)效應(yīng)晶體管的源極和漏極中的一個(gè)之間形成第一 電互連。優(yōu)選地，互連與器件主平面垂直地布置。根據(jù)另一實(shí)施方式，方法包括在柵極和電阻開關(guān)之間布置電阻開關(guān)的第二電接 觸。第二接觸可以被布置在覆蓋和隔離晶體管的絕緣層的頂部上。根據(jù)另一實(shí)施方式，第二電互連被布置在第二接觸與場(chǎng)效應(yīng)晶體管的源極和漏極 中的另一個(gè)之間。優(yōu)選地，第二互連也與器件主平面垂直地布置。根據(jù)另一實(shí)施方式，方法包括將柵極的柵電極形成作為電阻開關(guān)的第二接觸。優(yōu) 選地，絕緣層被沉積在場(chǎng)效應(yīng)晶體管上，所述絕緣層具有開口，柵電極可以通過該開口與電 阻開關(guān)材料連接?；蛘?，柵電極可以延伸穿過絕緣層中的開口，并且與沉積在絕緣層上的電 阻開關(guān)材料直接接觸。將接觸布置在電阻開關(guān)材料的與柵極相對(duì)的頂部上并將柵極的柵電極形成為電 阻開關(guān)的第二接觸得到具有如下功能性的器件根據(jù)施加在柵極和源極之間的電壓的電壓 降受電阻開關(guān)的狀態(tài)影響。如果電阻開關(guān)被閉合，柵極和源極之間的電壓降很低。結(jié)果，如 果晶體在線性區(qū)域中使用，晶體管的源極和漏極之間的電阻很高?；蛘?，如果開關(guān)打開，柵 極和源極之間的電壓降很高，并且源極和漏極之間的電阻很低。根據(jù)另一實(shí)施方式，多個(gè)電子器件被設(shè)置并彼此電連接。多個(gè)電子器件的制造可 以通過包括光刻在內(nèi)的已知半導(dǎo)體加工方法來同時(shí)實(shí)現(xiàn)。電子器件可以通過將其布置在包 括交叉開關(guān)陣列(crossed bar)的可編程邏輯陣列(PLA)中而被電連接。此外，根據(jù)本發(fā)明提供了一種操作包括如上所述的多個(gè)電子器件的集成電路的方 法。方法包括將電子器件中的至少一個(gè)的電阻開關(guān)在低電阻狀態(tài)和高電阻狀態(tài)之間切換， 以便滅活或激活電子器件。此外，方法包括在切換過程之間測(cè)試集成電路的電參數(shù)，諸如電 流、電壓和邏輯功能。響應(yīng)于該測(cè)試，可以執(zhí)行一個(gè)或多個(gè)電阻開關(guān)的進(jìn)一步切換。隨后，可以再次測(cè)試集成電路。這些步驟可以被重復(fù)，直至集成電路具有期望的特性和功能性。根據(jù)本發(fā)明的所述方法特別適用于測(cè)試IC設(shè)計(jì)的原型。經(jīng)常地，IC的第一原型 因?yàn)槠湓O(shè)計(jì)錯(cuò)誤而不會(huì)如期望的那樣工作。通常，這些錯(cuò)誤只有在測(cè)試IC設(shè)計(jì)的第一原型 時(shí)才能被識(shí)別出來。但是，通過改變IC設(shè)計(jì)中的晶體管之間的互連以改變其邏輯功能，經(jīng) 常可以克服這些錯(cuò)誤。不需要改變IC的完整晶體管布局。根據(jù)本發(fā)明，通過切換一個(gè)或數(shù) 個(gè)相關(guān)電子器件的電阻開關(guān)，可以消除原型中的錯(cuò)誤。根據(jù)本發(fā)明的方法減少了測(cè)試和修改IC原型的時(shí)間，這是因?yàn)橥ㄟ^提供根據(jù)本 發(fā)明的在集成電路的晶體管之間包括允許改變晶體管的邏輯功能的可開關(guān)互連的原型，可 以減少需要制造的修改原型(包括相應(yīng)的重做光罩的設(shè)計(jì)和制造)的數(shù)量?！┇@得了優(yōu)化的工作原型，需要僅僅一個(gè)經(jīng)修改的光罩(reticle)用于集成電 路的大規(guī)模生產(chǎn)。在該集成電路中，電阻開關(guān)中的一些隨后可以被省略，或者電阻開關(guān)中的 一些可以根據(jù)需要由硬線連接互連來代替。本發(fā)明的進(jìn)一步的特征、特點(diǎn)和優(yōu)點(diǎn)將從下面的結(jié)合附圖給出的對(duì)于本發(fā)明的優(yōu) 選實(shí)施方式的描述獲得。在附圖中圖1示出了由包括AND平面和OR平面的兩個(gè)交叉開關(guān)陣列構(gòu)成的可編程邏輯陣 列；圖加示出了本發(fā)明的根據(jù)一個(gè)實(shí)施方式的電子器件，其包括與源極和漏極之間 的場(chǎng)效應(yīng)晶體管并聯(lián)連接的電阻開關(guān)；圖2b示出了本發(fā)明的根據(jù)另一個(gè)實(shí)施方式的電子器件，其包括與源極和漏極之 間的場(chǎng)效應(yīng)晶體管串聯(lián)連接的電阻開關(guān)；圖2c示出了根據(jù)本發(fā)明的另一實(shí)施方式的另一電子器件，其包括在場(chǎng)效應(yīng)晶體 管的柵極和源極之間并聯(lián)連接的電阻開關(guān)；圖3示出了電阻開關(guān)材料的主I-V特性；圖4以漏極電流vs.漏極源極電壓的圖線示出了圖加中所示的電子器件的I-V 特性；圖4b以漏極電流vs.漏極源極電壓的圖線示出了圖2b中所示的電子器件的I-V 特性；圖5示出了由可重構(gòu)電子器件的陣列布置的NAND ；圖6示出了包括圖加和2b中所示的電子器件的可重構(gòu)電路的陣列的另一實(shí)施 例；以及圖7a以漏極電流vs.漏極源極電壓的圖線示出了圖2c中所示的器件的I_V特性。在下文中，將參考圖加-7描述本發(fā)明的實(shí)施方式。具體地，描述電阻開關(guān)與 MOSFET的三種不同實(shí)施方式或組合。這些實(shí)施方式中的每一種都是非常高的空間效率的， 因?yàn)殚_關(guān)與晶體管的組合具有與單獨(dú)的晶體管相同的底座或側(cè)邊尺寸。在圖中，整個(gè)結(jié)構(gòu)的下面層由常規(guī)的形成在襯底上的硅η-溝道MOSFET 1 構(gòu)成。晶體管(M0SFET 1)被絕緣層3覆蓋，所述絕緣層3諸如為SiO2、氮化硅、氧氮化硅等。 在絕緣層3的頂部上沉積電阻開關(guān)材料薄層5。該層5可以由具有電阻開關(guān)特性的分子層 或金屬-絕緣體-金屬(MIM)結(jié)構(gòu)成。具有電阻開關(guān)特性的MIM材料包括簡單氧化物，諸如Ti02、Al203、Ni203。合適的接觸(contact)由具有高離子遷移率的金屬如Cu，Au，Ag等等來形成。電阻開關(guān)也可以由"金屬-聚合物-金屬"材料體系來形成，其中，所述聚合物 具有半導(dǎo)體特性。該材料體系表現(xiàn)出所謂的"燈絲開關(guān)效應(yīng)"。合適的聚合物包括例 如聚(3-己基噻吩)(P3HT)、聚苯胺、聚(苯撐亞乙烯)_分散紅l(PPV-DRl)、聚硅氧烷 咔唑(PSX-Cz)、聚吡咯、聚(鄰氨基苯甲酸)(PARA)和聚(苯胺-共-鄰氨基苯甲酸) (PANI-PARA)。聚合物被至少一種具有高離子遷移率的金屬(如Cu、Au、Ag等)接觸。上述聚合物的結(jié)構(gòu)式如下所示
權(quán)利要求
1.電子器件，包括彼此電耦合的場(chǎng)效應(yīng)晶體管(1)和電阻開關(guān)(17)，其中所述電阻開關(guān)(17)被構(gòu)造來在 低電阻狀態(tài)和高電阻狀態(tài)之間切換。
2.根據(jù)權(quán)利要求1所述的電子器件，其中，所述器件包括層疊結(jié)構(gòu)，并且所述電阻開關(guān) (17)被布置在所述場(chǎng)效應(yīng)晶體管(1)的頂部。
3.根據(jù)權(quán)利要求1或2所述的電子器件，其中，所述電阻開關(guān)(17)被布置在所述場(chǎng)效 應(yīng)晶體管(1)的柵極(11)的頂部，并且所述電阻開關(guān)(17)的第一接觸被設(shè)置在所述電阻 開關(guān)(17)的與所述柵極(11)相反的頂部，其中，所述第一接觸(13)與所述場(chǎng)效應(yīng)晶體管 (1)的源極⑵和漏極(9)中的一個(gè)電連接。
4.根據(jù)權(quán)利要求3所述的電子器件，其中，所述電阻開關(guān)(17)的第二接觸(15)被設(shè)置 在所述場(chǎng)效應(yīng)晶體管(1)的所述柵極(11)和所述電阻開關(guān)(17)之間。
5.根據(jù)權(quán)利要求5所述的電子器件，其中，所述第二接觸(15)與所述場(chǎng)效應(yīng)晶體管 (1)的源極⑵和漏極(9)中的另一個(gè)電連接。
6.根據(jù)權(quán)利要求3所述的電子器件，其中，所述場(chǎng)效應(yīng)晶體管(1)的柵電極(12)被形 成為電阻開關(guān)(17)的第二接觸。
7.根據(jù)前述權(quán)利要求中任意一項(xiàng)所述的電子器件，其中，所述電阻開關(guān)(17)包括電阻 開關(guān)材料(5)，所述電阻開關(guān)材料(5)包括具有電阻開關(guān)特性的金屬-絕緣體-金屬結(jié)和分 子層中的一種。
8.根據(jù)前述權(quán)利要求中任意一項(xiàng)所述的電子器件，其中，電互連(19，21)被布置在所 述第一接觸(13)和所述場(chǎng)效應(yīng)晶體管(1)的所述源極和漏極(9)中的一個(gè)之間，所述電互 連(19，21)沿與所述器件的主平面垂直的方向延伸。
9.一種邏輯電路，所述邏輯電路包括彼此電耦合以形成電子器件陣列的前述權(quán)利要求 中任意一項(xiàng)所述的電子器件中的一個(gè)或多個(gè)。
10.根據(jù)權(quán)利要求9所述的邏輯電路，其中，所述電子器件被布置，以形成NAND和NOR 門中的一個(gè)或多個(gè)。
11.一種制造電子器件的方法，其包括如下步驟處理襯底以制造場(chǎng)效應(yīng)晶體管(1)；在所述場(chǎng)效應(yīng)晶體管⑴的頂部沉積電阻開關(guān)材料(5)層，并形成電阻開關(guān)(17)；以及在所述場(chǎng)效應(yīng)晶體管(1)的源極(7)和漏極(9)中的至少一個(gè)與所述電阻開關(guān)(17) 之間提供電接觸。
12.根據(jù)權(quán)利要求11所述的方法，包括將所述電阻開關(guān)(17)的第一電接觸(13)布置 在所述電阻開關(guān)材料(5)的與柵極(11)相對(duì)的頂部上，并且在所述第一接觸(13)與所述 場(chǎng)效應(yīng)晶體管(1)的所述源極(7)和漏極(9)中的一個(gè)之間形成第一電互連(19)。
13.根據(jù)權(quán)利要求12所述的方法，包括在所述柵極(11)和所述電阻開關(guān)材料(5)之間 布置電阻開關(guān)(17)的第二電接觸(15)。
14.根據(jù)權(quán)利要求13所述的方法，包括在所述第二接觸(5)與所述場(chǎng)效應(yīng)晶體管(1) 的所述源極(7)和漏極(9)中的另一個(gè)之間設(shè)置第二電互連(21)。
15.根據(jù)權(quán)利要求12所述的方法，包括將所述柵極(11)的柵電極(12)形成作為所述 電阻開關(guān)(17)的第二接觸。
全文摘要
本發(fā)明涉及一種電子器件，其包括彼此電耦合的場(chǎng)效應(yīng)晶體管和電阻開關(guān)，其中所述電阻開關(guān)被構(gòu)造來在低電阻狀態(tài)和高電阻狀態(tài)之間切換。
文檔編號(hào)H03K19/177GK102138180SQ200980130974
公開日2011年7月27日 申請(qǐng)日期2009年7月31日 優(yōu)先權(quán)日2008年8月7日
發(fā)明者加布里埃爾·內(nèi)爾斯, 比卓恩·魯斯塞姆, 瑞內(nèi)·懷茲, 西爾維亞·羅塞利 申請(qǐng)人:索尼公司