專利名稱:比較器以及模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種比較器以及具備該比較器的A/D轉(zhuǎn)換器,更詳細(xì)地說涉及一種使用多個(gè)MOS晶體管來構(gòu)成的比較器以及具備該比較器的A/D轉(zhuǎn)換器。
背景技術(shù):
以往,提出有用于模數(shù)(A/D =Analog to Digital)轉(zhuǎn)換器等的各種比較器 (comparator)(例如,參照專利文獻(xiàn)1以及非專利文獻(xiàn)1)。這里,參照?qǐng)D18、圖19以及圖 20A 20C來說明如由非專利文獻(xiàn)1提出那樣的結(jié)構(gòu)的比較器。圖18是表示比較器的動(dòng)作前(準(zhǔn)備階段)的狀態(tài)的圖,圖19是表示動(dòng)作時(shí)的狀態(tài)的圖。另外,圖20A 圖20C分別是表示比較器的輸出電壓、比較器內(nèi)的差動(dòng)前置放大電路部的輸出電壓以及控制比較器的時(shí)鐘信號(hào)的時(shí)間變化的圖。如圖18所示,以往的比較器400由配置在輸入側(cè)(前級(jí))的動(dòng)態(tài)的差動(dòng)前置放大電路部200、以及配置在輸出側(cè)(后級(jí))的差動(dòng)鎖存電路部300構(gòu)成。此外,圖18中的標(biāo)記 G、S以及D分別表示MOS晶體管的柵極端子、源極端子以及漏極端子。差動(dòng)前置放大電路部200 由三個(gè) NMOS (Negative channel Metal Oxide kmiconductor :N溝道金屬氧化物半導(dǎo)體)晶體管201 203、以及兩個(gè)PMOS (Positive channel Metal Oxide kmiconductor :P溝道金屬氧化物半導(dǎo)體)晶體管204和205構(gòu)成。 此外,PMOS晶體管是如下的MOS晶體管溝道(電流通路)極性為ρ型,當(dāng)在其柵極端子中輸入“L”狀態(tài)的電壓信號(hào)時(shí)成為ON狀態(tài),從源極端子向漏極端子流過電流。另一方面,NMOS 晶體管是如下的MOS晶體管溝道極性為η型,當(dāng)在其柵極端子中輸入“H”狀態(tài)的電壓信號(hào)時(shí)成為ON狀態(tài),從漏極端子向源極端子流過電流。構(gòu)成差動(dòng)前置放大電路部200的這些MOS晶體管,以如圖18所示那樣的結(jié)構(gòu)來相互連接使得各個(gè)晶體管進(jìn)行規(guī)定的動(dòng)作。另外,NMOS晶體管201以及202的柵極端子分別連接在輸入端子206以及207上。NMOS晶體管203、和兩個(gè)PMOS晶體管204以及205的柵極端子,連接在輸入有時(shí)鐘信號(hào)CLK的時(shí)鐘端子208上。并且,PMOS晶體管204以及205的源極端子連接在電源電壓Vs的電源端子310上。即,差動(dòng)前置放大電路部200的動(dòng)作是根據(jù)被輸入到NMOS晶體管203、和PMOS晶體管204以及205的柵極端子中的時(shí)鐘信號(hào)來進(jìn)行控制。差動(dòng)鎖存電路部300由四個(gè)NMOS晶體管301 304、以及三個(gè)PMOS晶體管305 307構(gòu)成。在差動(dòng)鎖存電路部300內(nèi),這些MOS晶體管以如圖18所示的結(jié)構(gòu)來相互連接使得各個(gè)晶體管進(jìn)行規(guī)定的動(dòng)作。另外,差動(dòng)鎖存電路部300內(nèi)的PMOS晶體管307的柵極端子連接在時(shí)鐘端子311 上,在該時(shí)鐘端子311中輸入有與輸入到差動(dòng)前置放大電路部200(時(shí)鐘端子208)中的時(shí)鐘信號(hào)CLK相反相位的時(shí)鐘信號(hào)。PMOS晶體管307的動(dòng)作是根據(jù)該反相的時(shí)鐘信號(hào)來進(jìn)行控制。即,由兩個(gè)NMOS晶體管301以及302、和兩個(gè)PMOS晶體管305以及306構(gòu)成的鎖存電路的動(dòng)作的控制,是根據(jù)反相的時(shí)鐘信號(hào)對(duì)PMOS晶體管307進(jìn)行0N/0FF控制來進(jìn)行。另夕卜,PMOS晶體管307的源極端子連接在電源電壓Vs的電源端子310上。另外,差動(dòng)鎖存電路部300內(nèi)的NMOS晶體管303以及304的柵極端子分別連接在差動(dòng)前置放大電路部200的輸出端子(節(jié)點(diǎn))N1以及N2上。NMOS晶體管303以及304是根據(jù)來自差動(dòng)前置放大電路部200的輸出信號(hào)來進(jìn)行0N/0FF控制,控制流過鎖存電路的電流。即,差動(dòng)鎖存電路部300的動(dòng)作是根據(jù)輸入到PMOS晶體管307的柵極端子中的時(shí)鐘信號(hào)、和輸入到NMOS晶體管303以及304中的來自差動(dòng)前置放大電路部200的輸出電壓信號(hào)來進(jìn)行控制。接著,參照?qǐng)D18、圖19以及圖20A 20C來更具體地說明以往的比較器400的動(dòng)作。如圖18所示,在動(dòng)作的準(zhǔn)備階段(以下稱作狀態(tài)1)中,在比較器400的時(shí)鐘端子 208以及311中分別輸入有“L(Low)”狀態(tài)以及“H(High)”狀態(tài)的時(shí)鐘電壓。在這種情況下,差動(dòng)前置放大電路部200內(nèi)的兩個(gè)PMOS晶體管204以及205成為ON狀態(tài),NMOS晶體管 203成為OFF狀態(tài)。此時(shí),NMOS晶體管203是OFF狀態(tài),因此在差動(dòng)前置放大電路部200內(nèi)不流過貫通電流,但是PMOS晶體管204以及205是ON狀態(tài),因此差動(dòng)前置放大電路部200 內(nèi)的節(jié)點(diǎn)W以及N2的電壓根據(jù)電源電壓Vs來上升。其結(jié)果,分別從差動(dòng)前置放大電路部 200內(nèi)的節(jié)點(diǎn)m以及N2輸出的電壓Vgl以及Vg2都成為“H”狀態(tài)。另一方面,在狀態(tài)1中,在差動(dòng)鎖存電路部300內(nèi)的PMOS晶體管307的柵極端子中輸入有“H”狀態(tài)的時(shí)鐘電壓,因此PMOS晶體管307成為OFF狀態(tài)。在這種情況下,從電源電壓Vs側(cè)向由兩個(gè)NMOS晶體管301以及302、和兩個(gè)PMOS晶體管305以及306構(gòu)成的鎖存電路中不流過電流。另外,在狀態(tài)1中,差動(dòng)鎖存電路部300內(nèi)的NMOS晶體管303以及304的柵極電壓(Vgl以及Vg2)是“H”狀態(tài),因此這些晶體管都成為ON狀態(tài)。由此,差動(dòng)鎖存電路部300內(nèi)的節(jié)點(diǎn)N3以及N4的電位成為與地同電位、即零電位。其結(jié)果,分別從比較器400的輸出端子312以及313輸出的電壓Vol以及Vo2都成為“L”狀態(tài)。此外,在圖20A 圖20C所示的特性中,時(shí)刻tl以前的特性表示狀態(tài)1中的比較器400的輸出電壓Vol以及Vo2、差動(dòng)前置放大電路部200的輸出電壓Vgl以及Vg2、和輸入到時(shí)鐘端子208以及311中的時(shí)鐘電壓的變化的情況。但是,在圖20A 20C的特性中, “H”狀態(tài)與1 [V]相對(duì)應(yīng),“L”狀態(tài)與0 [V]相對(duì)應(yīng)。接著,參照?qǐng)D19來說明比較器400的動(dòng)作時(shí)的狀態(tài)(以下稱作狀態(tài)2)。但是,在圖19的例子中,考慮輸入到比較器400的一個(gè)輸入端子206中的電壓Vil大于被輸入到另一個(gè)輸入端子207中的電壓Vi2 (Vil > Vi2)的情況。在狀態(tài)2中,被輸入到時(shí)鐘端子208中的時(shí)鐘電壓變化為[H]狀態(tài)。由此,差動(dòng)前置放大電路部200內(nèi)的兩個(gè)PMOS晶體管204以及205成為OFF狀態(tài),NMOS晶體管203成為 ON狀態(tài)。在狀態(tài)1(準(zhǔn)備階段)中,差動(dòng)前置放大電路部200內(nèi)的節(jié)點(diǎn)m以及N2的電壓值是“H”狀態(tài),因此當(dāng)在狀態(tài)2中NMOS晶體管203成為ON狀態(tài)時(shí),經(jīng)過NMOS晶體管201 203向地流過電流。由此,節(jié)點(diǎn)m以及N2的電壓值伴隨時(shí)間的經(jīng)過而下降,遷移為“L”狀態(tài)。但是,此時(shí)在兩個(gè)匪OS晶體管201以及202中,流過與施加在這些晶體管的柵極端子上的輸入電壓Vil以及Vi2相對(duì)應(yīng)的電流。在圖19的例子中,Vil >Vi2,因此流過 NMOS晶體管201的電流變得大于流過NMOS晶體管202的電流。其結(jié)果,節(jié)點(diǎn)m中的輸出電壓Vgl相對(duì)于時(shí)間的電壓下降率變得大于節(jié)點(diǎn)N2中的輸出電壓Vg2相對(duì)于時(shí)間的電壓下降率。該情況表示在圖20B中。將比較器400的狀態(tài)切換為狀態(tài)2之后(時(shí)刻tl以后), 節(jié)點(diǎn)m中的輸出電壓Vgl比節(jié)點(diǎn)N2中的輸出電壓Vg2更早地遷移為“L”狀態(tài)。因此,在從將比較器的狀態(tài)切換為狀態(tài)2起直到節(jié)點(diǎn)N2中的輸出電壓Vg2遷移為“L”狀態(tài)為止的期間,輸出電壓Vg2變得高于節(jié)點(diǎn)m中的輸出電壓Vgl。S卩,在節(jié)點(diǎn)N2中的輸出電壓Vg2 的遷移期間,差動(dòng)鎖存電路部300內(nèi)的NMOS晶體管304的柵極電壓變得高于NMOS晶體管 303的柵極電壓。另夕卜,當(dāng)成為狀態(tài)2時(shí),輸入到時(shí)鐘端子311中的時(shí)鐘電壓變化為“L”狀態(tài),差動(dòng)鎖存電路部300內(nèi)的PMOS晶體管307成為ON狀態(tài)。由此,在由兩個(gè)NMOS晶體管301以及 302、和兩個(gè)PMOS晶體管305以及306構(gòu)成的鎖存電路中開始流過電流。然而,在如上述那樣節(jié)點(diǎn)N2中的輸出電壓Vg2的遷移期間,NMOS晶體管304的柵極電壓變得高于NMOS晶體管303的柵極電壓,因此節(jié)點(diǎn)N3中的電位(Vol)變得略高于節(jié)點(diǎn)N4中的電位(Vo2)。該情況表示在圖20A中。在切換為狀態(tài)2之后(時(shí)刻tl以后),節(jié)點(diǎn)N3的輸出電壓Vol (實(shí)線)以及節(jié)點(diǎn)N4的輸出電壓Vo2(虛線)都隨著時(shí)間上升,但是在時(shí)刻t2附近輸出電壓Vol開始變得高于輸出電壓Vo2。由此,在由兩個(gè)NMOS晶體管301以及302、和兩個(gè)PMOS晶體管305以及306構(gòu)成的鎖存電路內(nèi)作用正反饋(關(guān)于該動(dòng)作,在后述的本發(fā)明的說明中詳細(xì)敘述)。其結(jié)果,如圖20A所示,在時(shí)刻t2以后節(jié)點(diǎn)N3的輸出電壓Vol繼續(xù)上升,最終固定為“H”狀態(tài)。另一方面,節(jié)點(diǎn)N4中的輸出電壓Vo2繼續(xù)下降,最終固定為 “L”狀態(tài)。由此,輸入電壓Vil以及Vi2的比較狀態(tài)(比較結(jié)果)保持在差動(dòng)鎖存電路部 300內(nèi)并且從輸出端子312以及313輸出。另外,此時(shí)在節(jié)點(diǎn)N4中連接有柵極端子的鎖存電路內(nèi)的PMOS晶體管305成為ON 狀態(tài),NMOS晶體管301成為OFF狀態(tài)(參照?qǐng)D19)。另一方面,在節(jié)點(diǎn)N3中連接有柵極端子的鎖存電路內(nèi)的PMOS晶體管306成為OFF狀態(tài),NMOS晶體管302成為ON狀態(tài)(參照?qǐng)D 19)。并且,施加在兩個(gè)NMOS晶體管303以及304上的柵極電壓(Vgl以及Vg2)都成為“L” 狀態(tài),因此NMOS晶體管303以及304成為OFF狀態(tài)。因此,在差動(dòng)鎖存電路部300內(nèi)不流過恒定電流(貫通電流)。以往的比較器400如上述那樣進(jìn)行動(dòng)作。專利文獻(xiàn)1 美國(guó)專利第6,084,538號(hào)1 :D. Schinkel, Ε. Mensink, Ε. Klumperink, Ε. Van Tuiji, B. Nauta "A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time,,, IEEE,ISSCC 2007,Dig. of Tech. Paper, pp. 314-315,F(xiàn)eb. 200
發(fā)明內(nèi)容
發(fā)明要解決的問題在上述的以往的比較器的電路結(jié)構(gòu)中,由極性相互不同的兩個(gè)時(shí)鐘信號(hào)來分別控制前級(jí)的差動(dòng)前置放大電路部以及后級(jí)的差動(dòng)鎖存電路部的動(dòng)作。因此,存在時(shí)鐘電路的功耗大這樣的問題。另外,在以往的比較器中,當(dāng)產(chǎn)生不同極性的兩個(gè)時(shí)鐘信號(hào)間的時(shí)序錯(cuò)位(偏差) 時(shí),對(duì)比較器的性能造成大的影響。例如在圖18以及圖19所示的比較器400中,當(dāng)輸入到時(shí)鐘端子208中的時(shí)鐘信號(hào)的上升的時(shí)序比輸入到時(shí)鐘端子311中的時(shí)鐘信號(hào)的下降的時(shí)序更早的情況下,在由兩個(gè)NMOS晶體管301以及302、和兩個(gè)PMOS晶體管305以及306構(gòu)成的鎖存電路進(jìn)行動(dòng)作之前,差動(dòng)鎖存電路部300內(nèi)的NMOS晶體管303以及304的柵極電壓成為“L”狀態(tài)。在這種情況下,即使鎖存電路進(jìn)行動(dòng)作,在節(jié)點(diǎn)N3以及N4之間不產(chǎn)生電位差,輸入電壓值的比較變得困難,比較器400產(chǎn)生誤動(dòng)作。另外,相反地,當(dāng)輸入到時(shí)鐘端子208中的時(shí)鐘信號(hào)的上升的時(shí)序比輸入到時(shí)鐘端子311中的時(shí)鐘信號(hào)的下降的時(shí)序更晚的情況下,即使在鎖存電路進(jìn)行動(dòng)作的時(shí)刻中, NMO晶體管303以及304的柵極電壓還是“H”狀態(tài)。在這種情況下,NMOS晶體管303以及 304的柵極電壓都成為ON狀態(tài),在鎖存電路中流過大的貫通電流。為了不產(chǎn)生上述問題來使比較器正常進(jìn)行動(dòng)作,需要使極性不同的兩個(gè)時(shí)鐘信號(hào)的上升/下降的時(shí)序非常高精度地一致。以往的比較器是如上述那樣利用切換狀態(tài)之后立刻產(chǎn)生的來自差動(dòng)前置放大電路部的兩個(gè)輸出電壓之差來進(jìn)行動(dòng)作。如圖20A所示,從切換狀態(tài)后直到在來自差動(dòng)前置放大電路部的兩個(gè)輸出電壓中開始產(chǎn)生差為止的時(shí)間td是約50 lOOpsec。因此,為了解決上述問題,需要將極性不同的兩個(gè)時(shí)鐘信號(hào)間的時(shí)序偏差設(shè)為數(shù)psec左右以內(nèi)。然而,在該方法中需要高精度地控制極性不同的兩個(gè)時(shí)鐘信號(hào)間的時(shí)序,因此存在使用非常困難這樣的問題。本發(fā)明是為了解決上述問題而完成的,本發(fā)明的目的在于提供一種比較器以及具備該比較器的A/D轉(zhuǎn)換器,所述比較器解除由于上述極性不同的兩個(gè)時(shí)鐘信號(hào)間的時(shí)序偏差所產(chǎn)生的問題、且能夠?qū)崿F(xiàn)低電力動(dòng)作。用于解決問題的方案為了解決上述問題,在本發(fā)明的比較器中,設(shè)為具備如下差動(dòng)放大電路部的結(jié)構(gòu) 被輸入第1以及第2輸入電壓信號(hào)、和時(shí)鐘信號(hào),根據(jù)時(shí)鐘信號(hào)進(jìn)行動(dòng)作,輸出分別與第1 以及第2輸入電壓信號(hào)的值相對(duì)應(yīng)且放大的第1以及第2輸出電壓信號(hào)。并且,在本發(fā)明的比較器中,設(shè)為具備如下差動(dòng)鎖存電路部的結(jié)構(gòu)根據(jù)第1以及第2輸出電壓信號(hào)進(jìn)行動(dòng)作,保持且輸出第1以及第2輸入電壓信號(hào)的比較結(jié)果。即,在本發(fā)明中,使用從差動(dòng)放大電路部輸出的第1以及第2輸出電壓信號(hào)來控制差動(dòng)鎖存電路部的動(dòng)作。另外,在本發(fā)明的模數(shù)轉(zhuǎn)換器中,設(shè)為具備如下單元的結(jié)構(gòu)上述本發(fā)明的多個(gè)比較器,輸入有輸入電壓信號(hào)、與該輸入電壓信號(hào)進(jìn)行比較的參考電壓信號(hào)以及時(shí)鐘信號(hào),輸出輸入電壓信號(hào)和參考電壓信號(hào)的比較結(jié)果;以及編碼器,根據(jù)從多個(gè)比較器輸出的比較結(jié)果來輸出與輸入電壓信號(hào)相對(duì)應(yīng)的數(shù)字信號(hào)。發(fā)明的效果在本發(fā)明中,由時(shí)鐘信號(hào)來控制差動(dòng)放大電路部的動(dòng)作,但是差動(dòng)鎖存電路部的動(dòng)作是根據(jù)從差動(dòng)放大電路部輸出的第1以及第2輸出電壓信號(hào)進(jìn)行控制。因此,控制差動(dòng)鎖存電路部的信號(hào)(第1以及第2輸出電壓信號(hào))的上升/下降的時(shí)序不依賴于輸入到差動(dòng)放大電路部中的時(shí)鐘信號(hào)的時(shí)序。因而,根據(jù)本發(fā)明,能夠解除由于上述的極性不同的兩個(gè)時(shí)鐘信號(hào)間的時(shí)序偏差所產(chǎn)生的問題。另外,根據(jù)本發(fā)明,輸入到比較器中的時(shí)鐘信號(hào)只是輸入到差動(dòng)放大電路部中的時(shí)鐘信號(hào),因此與以往相比,能夠以低電力來實(shí)現(xiàn)比較器以及具備該比較器的A/D轉(zhuǎn)換器的驅(qū)動(dòng)。
圖1是第1實(shí)施方式的比較器的概要電路結(jié)構(gòu)圖。圖2是表示第1實(shí)施方式的比較器的動(dòng)作前的狀態(tài)的圖。圖3是表示第1實(shí)施方式的比較器的動(dòng)作時(shí)的狀態(tài)的圖。圖4的A是表示第1實(shí)施方式的比較器的輸出信號(hào)的變化的圖,圖4的B是表示來自差動(dòng)前置放大電路部的輸出電壓的變化的圖,圖4的C是表示控制比較器的動(dòng)作的時(shí)鐘信號(hào)的變化的圖。圖5是表示比較器的靈敏度特性的圖。圖6是第1實(shí)施方式的A/D轉(zhuǎn)換器的概要結(jié)構(gòu)圖。圖7是表示由第1實(shí)施方式使用的NAND電路的輸入信號(hào)和輸出信號(hào)之間的關(guān)系的真值表。圖8是第2實(shí)施方式的比較器的概要電路結(jié)構(gòu)圖。圖9是第2實(shí)施方式的比較器的更詳細(xì)的概要結(jié)構(gòu)圖。圖10是用于說明第2實(shí)施方式的比較器中的補(bǔ)償動(dòng)作的圖。圖11是表示補(bǔ)償動(dòng)作的時(shí)序、和比較動(dòng)作的時(shí)序的關(guān)系的圖。圖12A是表示比較器的偏移電壓的分布的圖,圖12B是表示偏移電壓的統(tǒng)計(jì)分布的圖。圖13是第3實(shí)施方式的比較器的概要電路結(jié)構(gòu)圖。圖14是表示由第4實(shí)施方式使用的插值原理的概要的圖。圖15是第4實(shí)施方式的A/D轉(zhuǎn)換器的概要結(jié)構(gòu)圖。圖16是第4實(shí)施方式的比較器的概要電路結(jié)構(gòu)圖。圖17是由第4實(shí)施方式的比較器使用的NMOS晶體管的概要俯視圖。圖18是表示以往的比較器的動(dòng)作前的狀態(tài)的圖。圖19是表示以往的比較器的動(dòng)作時(shí)的狀態(tài)的圖。圖20的A是表示以往的比較器的輸出信號(hào)的變化的圖,圖20的B是表示來自差動(dòng)前置放大電路部的輸出電壓的變化的圖,圖20的C是表示控制比較器的動(dòng)作的時(shí)鐘信號(hào)的變化的圖。附圖標(biāo)記說明IOUOa 10h、50、80、100 比較器;Ila Ilg =NAND 電路;12 編碼器;13、150 A/D轉(zhuǎn)換器;20、120 差動(dòng)前置放大電路部(差動(dòng)放大電路部);21、101 第IMOS晶體管; 22、103 第2M0S晶體管;23 第3M0S晶體管;24 第4M0S晶體管;25 第5M0S晶體管;26、 27 輸入端子;28 時(shí)鐘端子;30 差動(dòng)鎖存電路部;31 第6M0S晶體管;32 第7M0S晶體管; 33 第8M0S晶體管;34 第9M0S晶體管;35 第10M0S晶體管;36 第11M0S晶體管;37 第 12M0S晶體管;38 第13M0S晶體管;39 第14M0S晶體管;40 第15M0S晶體管;42,43 輸出端子;60、90 偏移電壓補(bǔ)償電路部;61 第1補(bǔ)償用MOS晶體管;62 第2補(bǔ)償用MO S晶體管;63 電壓調(diào)整部;72 控制電路部;78 切換部;91、92 可變電容元件;102 第16M0S晶體管;104 第17M0S晶體管;151、152 差動(dòng)放大器。
具體實(shí)施例方式下面,參照附圖以下面的順序來說明本發(fā)明的實(shí)施方式所涉及的比較器以及A/D 轉(zhuǎn)換器的例子。此外,本發(fā)明不限于下面的例子。1.第1實(shí)施方式基本結(jié)構(gòu)例2.第2實(shí)施方式具備偏移電壓補(bǔ)償電路部的第1結(jié)構(gòu)例3.第3實(shí)施方式具備偏移電壓補(bǔ)償電路部的第2結(jié)構(gòu)例4.第4實(shí)施方式具備插值功能的結(jié)構(gòu)例<1.第1實(shí)施方式〉[比較器的結(jié)構(gòu)]在圖1中表示本實(shí)施方式的比較器的電路結(jié)構(gòu)。比較器10主要由配置在輸入側(cè) (前級(jí))的動(dòng)態(tài)的差動(dòng)前置放大電路部20、以及配置在輸出側(cè)(后級(jí))的差動(dòng)鎖存電路部 30構(gòu)成。此外,圖1中的標(biāo)記G、S以及D分別表示晶體管的柵極端子、源極端子以及漏極端子。差動(dòng)前置放大電路部20 (差動(dòng)放大電路部)由三個(gè)NMOS晶體管21 23、和兩個(gè) PMO S晶體管M以及25構(gòu)成。如從圖1所示的本實(shí)施方式的比較器10的結(jié)構(gòu)、以及圖18 所示的以往的比較器400的結(jié)構(gòu)的比較明確那樣,本實(shí)施方式的差動(dòng)前置放大電路部20是與以往的差動(dòng)前置放大電路部200相同的結(jié)構(gòu)。下面,說明構(gòu)成差動(dòng)前置放大電路部20的各晶體管間的連接關(guān)系。正轉(zhuǎn)(正転)側(cè)的NMOS晶體管21 (以下稱作第IMOS晶體管)的柵極端子連接在輸入有一個(gè)輸入電壓Vii的信號(hào)(第1輸入電壓信號(hào))的輸入端子沈上。反轉(zhuǎn)(反転)側(cè)的NMOS晶體管22 (以下稱作第2M0S晶體管)的柵極端子連接在輸入有另一個(gè)輸入電壓Vi2的信號(hào)(第2輸入電壓信號(hào))的輸入端子27上。NMOS晶體管23 (以下稱作第3M0S晶體管)的柵極端子連接在輸入有控制差動(dòng)前置放大電路部20的動(dòng)作的時(shí)鐘信號(hào)CLK的時(shí)鐘端子觀上。第3M0S晶體管23的漏極端子 (輸入側(cè)端子)連接在第IMOS晶體管21以及第2M0S晶體管22的源極端子(輸出側(cè)端子) 上。另外,第3M0S晶體管23的源極端子(輸出側(cè)端子)被接地。PMOS晶體管M (以下稱作第4M0S晶體管)的柵極端子連接在時(shí)鐘端子觀上。第 4M0S晶體管M的源極端子(輸入側(cè)端子)連接在電源電壓Vs的輸入端子41上。另外,第 4M0S晶體管M的漏極端子(輸出側(cè)端子)連接在第IMOS晶體管21的漏極端子(輸入側(cè)端子)上。PMOS晶體管25 (以下稱作第5M0S晶體管)的柵極端子連接在時(shí)鐘端子觀上。第 5M0S晶體管25的源極端子(輸入側(cè)端子)連接在電源電壓Vs的輸入端子41上。另外,第 5M0S晶體管25的漏極端子(輸出側(cè)端子)連接在第2M0S晶體管22的漏極端子(輸入側(cè)端子)上。在本實(shí)施方式中,根據(jù)輸入到時(shí)鐘端子觀中的時(shí)鐘信號(hào)CLK來對(duì)第4M0S晶體管 24以及第5M0S晶體管25進(jìn)行0N/0FF控制,控制第IMOS晶體管21以及第2M0S晶體管的活性/不活性(動(dòng)作)。另外,差動(dòng)前置放大電路部20的一個(gè)輸出電壓Vgl從差動(dòng)前置放大電路部20內(nèi)的第IMOS晶體管21和第4M0S晶體管M之間的連接點(diǎn)Nl (第1連接點(diǎn)以下稱作節(jié)點(diǎn)Ni)輸出。節(jié)點(diǎn)m連接在差動(dòng)鎖存電路部30內(nèi)的后述的兩個(gè)NMOS晶體管33以及39、和PMOS 晶體管37的柵極端子上。而且,在本實(shí)施方式中,與輸入到輸入端子沈中的電壓Vi 1的信號(hào)相對(duì)應(yīng)且進(jìn)行放大的輸出電壓Vgl從節(jié)點(diǎn)m輸出,該輸出電壓Vgl的信號(hào)(第1輸出電壓信號(hào))用作用于控制差動(dòng)鎖存電路部30的動(dòng)作的一個(gè)時(shí)鐘信號(hào)CLK1。差動(dòng)前置放大電路部20的另一個(gè)輸出電壓Vg2從差動(dòng)前置放大電路部20內(nèi)的第 2M0S晶體管22和第5M0S晶體管25之間的連接點(diǎn)N2 (第2連接點(diǎn)以下稱作節(jié)點(diǎn)N2)輸出。節(jié)點(diǎn)N2連接在差動(dòng)鎖存電路部30內(nèi)的后述的兩個(gè)NMOS晶體管34以及40、和PMOS晶體管38的柵極端子上。而且,在本實(shí)施方式中,與輸入到輸入端子27中的電壓Vi2的信號(hào)相對(duì)應(yīng)且進(jìn)行放大的輸出電壓Vg2從節(jié)點(diǎn)N2輸出,該輸出電壓Vg2的信號(hào)(第2輸出電壓信號(hào))用作用于控制差動(dòng)鎖存電路部30的動(dòng)作的另一個(gè)時(shí)鐘信號(hào)CLK2。另一方面,差動(dòng)鎖存電路部30由六個(gè)NMOS晶體管31 34、39以及40、和四個(gè) PMOS晶體管35 38構(gòu)成。下面,說明構(gòu)成差動(dòng)鎖存電路部30的各晶體管間的連接關(guān)系。NMOS晶體管31 (以下稱作第6M0S晶體管)的柵極端子連接在PMOS晶體管35 (以下稱作第10M0S晶體管)的柵極端子上。第6M0S晶體管31的漏極端子(輸入側(cè)端子)連接在第10M0S晶體管35的漏極端子(輸出側(cè)端子)上。另外,第6M0S晶體管31的源極端子(輸出側(cè)端子)被接地。NMOS晶體管32 (以下稱作第7M0S晶體管)的柵極端子,連接在PMOS晶體管36 (以下稱作第11M0S晶體管)的柵極端子上。第7M0S晶體管32的漏極端子(輸入側(cè)端子),連接在第11M0S晶體管36的漏極端子(輸出側(cè)端子)上。另外,第7M0S晶體管32的源極端子(輸出側(cè)端子)被接地。第6M0S晶體管31的漏極端子和第10M0S晶體管35的漏極端子之間的連接點(diǎn) N3(第3連接點(diǎn)以下稱作節(jié)點(diǎn)N3),連接在第7M0S晶體管32的柵極端子和第11M0S晶體管36的柵極端子之間的連接點(diǎn)(第5連接點(diǎn))、以及輸出一個(gè)輸出電壓Vol的輸出端子42上。另外,第7M0S晶體管32的漏極端子和第11M0S晶體管36的漏極端子之間的連接點(diǎn)N4 (第4連接點(diǎn)以下稱作節(jié)點(diǎn)N4),連接在第6M0S晶體管31的柵極端子和第10M0S晶體管35的柵極端子之間的連接點(diǎn)(第6連接點(diǎn))、以及輸出另一個(gè)輸出電壓Vo2的輸出端子43上。S卩,通過第6M0S晶體管31、第7M0S晶體管32、第10M0S晶體管;35以及第11M0S 晶體管36構(gòu)成鎖存電路。NMOS晶體管33 (以下稱作第8M0S晶體管)的柵極端子,連接在差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)m上。第8M0S晶體管33的漏極端子(輸入側(cè)端子)連接在第6M0S晶體管31的漏極端子(輸入側(cè)端子)上。另外,第8M0S晶體管33的源極端子(輸出側(cè)端子) 被接地。NMOS晶體管34 (以下稱作第9M0S晶體管)的柵極端子連接在差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)N2上。第9M0S晶體管34的漏極端子(輸入側(cè)端子)連接在第7M0S晶體管32的漏極端子(輸入側(cè)端子)上。另外,第9M0S晶體管34的源極端子(輸出側(cè)端子) 被接地。PMOS晶體管37(以下稱作第12M0S晶體管)是控制由第6M0S晶體管31以及第 10M0S晶體管35構(gòu)成的反相器的動(dòng)作的晶體管。第12M0S晶體管37的柵極端子,連接在差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)m上,第12M0S晶體管37根據(jù)從節(jié)點(diǎn)m輸出的電壓Vgl的信號(hào)(CLKl)來進(jìn)行0N/0FF控制。另外,第12M0S晶體管37的源極端子(輸入側(cè)端子)連接在電源電壓Vs的輸入端子41上。并且,第12M0S晶體管37的漏極端子(輸出側(cè)端子) 連接在第10M0S晶體管35的源極端子(輸入側(cè)端子)上。PMOS晶體管38(以下稱作第13M0S晶體管)是控制由第7M0S晶體管32以及第 11M0S晶體管36構(gòu)成的反相器的動(dòng)作的晶體管。第13M0S晶體管38的柵極端子連接在差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)N2上,第13M0S晶體管38根據(jù)從節(jié)點(diǎn)N2輸出的電壓Vg2的信號(hào)(CLK2)來進(jìn)行0N/0FF控制。另外,第13M0S晶體管38的源極端子(輸入側(cè)端子)連接在電源電壓Vs的輸入端子41上。并且,第13M0S晶體管38的漏極端子(輸出側(cè)端子) 連接在第11M0S晶體管36的源極端子(輸入側(cè)端子)上。另外,NMOS晶體管39 (以下稱作第14M0S晶體管)的柵極端子連接在差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)m上。第14M0S晶體管39的漏極端子(輸入側(cè)端子)連接在第 10M0S晶體管35的源極端子(輸入側(cè)端子)上。另外,第14M0S晶體管39的源極端子(輸出側(cè)端子)被接地。NMOS晶體管40 (以下稱作第15M0S晶體管)的柵極端子連接在差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)N2上。第15M0S晶體管40的漏極端子(輸入側(cè)端子)連接在第11M0S晶體管36的源極端子(輸入側(cè)端子)上。另外,第15M0S晶體管40的源極端子(輸出側(cè)端子)被接地。在本實(shí)施方式中,設(shè)置第14M0S晶體管39的理由以及效果如下。當(dāng)在第10M0S晶體管35和第12M0S晶體管37之間的連接點(diǎn)中殘留電荷時(shí),由于噪聲的影響比較器10有可能進(jìn)行錯(cuò)誤動(dòng)作。然而,當(dāng)如圖1所示地設(shè)置第14M0晶體管39時(shí),能夠通過第14M0S晶體管39釋放殘留在第10M0S晶體管35和第12M0S晶體管37之間的連接點(diǎn)的電荷,能夠可靠地防止錯(cuò)誤動(dòng)作。另外,設(shè)有第15M0S晶體管40的理由以及效果,也與上述的理由以及效果相同。此外,在噪聲的影響小的情況下,也可以不設(shè)置第14M0S晶體管39以及第15M0S 晶體管40。此外,本發(fā)明的比較器的結(jié)構(gòu)不限于圖1的例子,也將電源電壓Vs和接地點(diǎn)顛倒位置,將圖1中的NMOS晶體管替換為PMOS晶體管、且將圖1中的PMOS晶體管替換為NMOS
晶體管。[比較器的動(dòng)作]接著,參照?qǐng)D2、圖3以及圖4A 4C來說明本實(shí)施方式的比較器10的動(dòng)作。圖2 是表示比較器10的動(dòng)作之前的階段(準(zhǔn)備階段)的狀態(tài)(以下將該狀態(tài)稱作狀態(tài)1)的圖。 圖3是表示比較器10的動(dòng)作時(shí)的狀態(tài)(以下將該狀態(tài)稱作狀態(tài)2)的圖。另外,圖4A 4C 分別是表示比較器10的輸出電壓、差動(dòng)前置放大電路部20的輸出電壓以及控制比較器10 的時(shí)鐘信號(hào)的時(shí)間變化的圖。在狀態(tài)1中,在時(shí)鐘端子28中輸入[L]狀態(tài)的時(shí)鐘電壓。由此,差動(dòng)前置放大電路部20內(nèi)的第4M0S晶體管M以及第5M0S晶體管25成為ON狀態(tài),第3M0S晶體管23成為OFF狀態(tài)(參照?qǐng)D2)。在這種情況下,第3M0S晶體管23是OFF狀態(tài),因此不流過貫通差動(dòng)前置放大電路部20內(nèi)的電流,但是第4M0S晶體管M以及第5M0S晶體管25是ON狀態(tài),因此由于電源電壓Vs,差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)m以及N2的電壓上升。其結(jié)果,分別從差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)m以N2輸出的電壓Vgl以及Vg2都成為“H”狀態(tài)。而且,從節(jié)點(diǎn)m輸出的“H”狀態(tài)的電壓Vgl的信號(hào)(CLKl),輸入到差動(dòng)鎖存電路部30內(nèi)的第8M0S晶體管33、第12M0S晶體管37以及第14M0S晶體管39的柵極端子中。 由此,第12M0S晶體管37成為OFF狀態(tài),第8M0S晶體管33以及第14M0S晶體管39成為ON 狀態(tài)。另一方面,從節(jié)點(diǎn)N2輸出的“H”狀態(tài)的電壓Vg2的信號(hào)(CLK2)被輸入到差動(dòng)鎖存電路部30內(nèi)的第9M0S晶體管34、第13M0S晶體管38以及第15M0S晶體管40的柵極端子中。由此,第13M0S晶體管38成為OFF狀態(tài),第9M0S晶體管34以及第15M0S晶體管40 成為ON狀態(tài)。如上述那樣,在狀態(tài)1中,第12M0S晶體管37以及第13M0S晶體管38都是OFF狀態(tài),因此在由第6M0S晶體管31、第7M0S晶體管32、第10M0S晶體管35以及第11M0S晶體管 36構(gòu)成的鎖存電路中從電源電壓Vs側(cè)不流過電流。另外,第8M0S晶體管33以及第9M0S 晶體管;34是ON狀態(tài),因此差動(dòng)鎖存電路部30內(nèi)的節(jié)點(diǎn)N3以及N4的電位成為與地同電位、 即零電位。其結(jié)果,分別從比較器10的輸出端子42以及43輸出的電壓Vol以及Vo2都成為“L”狀態(tài)(參照?qǐng)D2)。此外,在該狀態(tài)1中,不流過貫通差動(dòng)前置放大電路部20以及差動(dòng)鎖存電路部30的電流。另外,在狀態(tài)1中,第14M0S晶體管39成為ON狀態(tài),因此能夠完全地釋放殘留在第10M0S晶體管35和第12M0S晶體管37之間的連接點(diǎn)中的電荷。另外,同樣地在狀態(tài)1 中,第15M0S晶體管40成為ON狀態(tài),因此能夠完全地釋放殘留在第11M0S晶體管36和第 13M0S晶體管38之間的連接點(diǎn)中的電荷。此外,在圖4A 4C所示的特性中,時(shí)刻tl以前的特性表示狀態(tài)1中的比較器10 的輸出電壓Vol以及Vo2、差動(dòng)前置放大電路部20的輸出電壓Vgl以及Vg2、和時(shí)鐘電壓的變化的情況。但是,在圖4A 4C的特性中,“H”狀態(tài)與1[V]相對(duì)應(yīng),“L”狀態(tài)與0[V]相對(duì)應(yīng)。接著,參照?qǐng)D3說明比較器10的動(dòng)作時(shí)的狀態(tài)(狀態(tài)2)。但是,在圖3的例子中, 考慮輸入到比較器10的一個(gè)輸入端子沈中的電壓Vil大于輸入到另一個(gè)輸入端子27中的電壓Vi2(Vil > Vi2)的情況。在狀態(tài)2中,輸入到時(shí)鐘端子觀中的時(shí)鐘電壓變化為[H]狀態(tài)。由此,差動(dòng)前置放大電路部20內(nèi)的第4M0S晶體管M以及第5M0S晶體管25成為OFF狀態(tài),第3M0S晶體管23成為ON狀態(tài)。在狀態(tài)1(準(zhǔn)備階段)中,差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)m以及N2 的電壓值是“H”狀態(tài),因此當(dāng)在狀態(tài)2中第3M0S晶體管23成為ON狀態(tài)時(shí),經(jīng)過第1M0S晶體管21、第2M0S晶體管22以及第3M0S晶體管23從節(jié)點(diǎn)附以及N2向地流過電流。其結(jié)果,節(jié)點(diǎn)W以及N2的電壓值伴隨時(shí)間的經(jīng)過而下降,遷移為“L”狀態(tài)。但是,此時(shí)在第1M0S晶體管21以及第2M0S晶體管22中,流過與施加在這些晶體管的柵極端子上的輸入電壓Vil以及Vi2相對(duì)應(yīng)的電流。在圖3的例子中,Vil >Vi2,因此流過第1M0S晶體管21的電流變得大于流過第2M0S晶體管22的電流。其結(jié)果,節(jié)點(diǎn)m 中的輸出電壓Vgl相對(duì)于時(shí)間的電壓下降率變得大于節(jié)點(diǎn)N2中的輸出電壓Vg2相對(duì)于時(shí)間的電壓下降率。
該情況表示在圖4B中。將比較器10的狀態(tài)切換為狀態(tài)2之后(時(shí)刻tl以后), 節(jié)點(diǎn)m中的輸出電壓Vgl比節(jié)點(diǎn)N2中的輸出電壓Vg2更早地遷移為“L”狀態(tài)。因此,在從動(dòng)作開始起直到輸出電壓Vg2遷移為“L”狀態(tài)為止的期間,輸出電壓Vg2 (CLK2)變得高于輸出電壓Vgl (CLKl)。即,在輸出電壓Vg2的遷移期間,差動(dòng)鎖存電路部30內(nèi)的第9M0S 晶體管34的柵極電壓變得高于第8M0S晶體管33的柵極電壓。另外,在狀態(tài)2中,輸出電壓Vgl比輸出電壓Vg2更早地遷移為“L”狀態(tài),因此第8M0S晶體管33比第9M0S晶體管34 先成為OFF狀態(tài)。另外,在節(jié)點(diǎn)N2中的輸出電壓Vg2的遷移期間中,差動(dòng)鎖存電路部30內(nèi)的第 12M0S晶體管37以及第13M0S晶體管38的柵極電壓(Vgl以及Vg2)開始下降。由此,第 12M0S晶體管37以及第13M0S晶體管38都接近ON狀態(tài),因此在由第6M0S晶體管31、第 7M0S晶體管32、第10M0S晶體管35以及第11M0S晶體管36構(gòu)成的鎖存電路中開始流過電流。然而,此時(shí),差動(dòng)鎖存電路部30內(nèi)的第8M0S晶體管33比第9M0S晶體管34先接近OFF 狀態(tài),因此節(jié)點(diǎn)N3中的輸出電壓Vol變得略高于節(jié)點(diǎn)N4中的輸出電壓Vo2。參照?qǐng)D4A 4C來具體地說明節(jié)點(diǎn)N2中的輸出電壓Vg2的遷移期間中的比較器 10的輸出電壓Vol以及Vo2、差動(dòng)前置放大電路部20的輸出電壓Vgl以及Vg2、和時(shí)鐘電壓的變化的情況。當(dāng)比較器10的狀態(tài)切換為狀態(tài)2時(shí)(時(shí)刻tl以后),在上述鎖存電路中開始流過電流,因此節(jié)點(diǎn)N3以及N4的輸出電壓Vol以及Vo2都從“L”狀態(tài)開始上升(參照?qǐng)D4A)。然而,在節(jié)點(diǎn)N2的輸出電壓Vg2的遷移期間中,在第9M0S晶體管34的柵極電壓 (Vg2)、和第8M0S晶體管33的柵極電壓(Vgl)之間產(chǎn)生電位差(Vg2 > Vgl)(參照?qǐng)D4B), 在圖4A中的時(shí)刻t2附近,節(jié)點(diǎn)N3中的輸出電壓Vol開始變得高于節(jié)點(diǎn)N4中的輸出電壓 Vo2。此外,從切換狀態(tài)起直到節(jié)點(diǎn)N3的輸出電壓Vol開始變得高于節(jié)點(diǎn)N4的輸出電壓 Vo2為止的期間td是約50 IOOpsec左右。由此,在節(jié)點(diǎn)N3中連接有柵極端子的第7M0S晶體管32的狀態(tài)更接近ON狀態(tài)。另外,在節(jié)點(diǎn)N3中連接有柵極端子的另一個(gè)第11M0S晶體管36的狀態(tài)更接近OFF狀態(tài)。其結(jié)果,在第7M0S晶體管32中容易流過電流,節(jié)點(diǎn)N4的電壓開始下降。另外,此時(shí),通過節(jié)點(diǎn)N3的輸出電壓Vol變得高于節(jié)點(diǎn)N4的輸出電壓Vo2,在節(jié)點(diǎn)N4中連接有柵極端子的第6M0S晶體管31的狀態(tài)更接近OFF狀態(tài)。另外,在節(jié)點(diǎn)N4中連接有柵極端子的另一個(gè)第10M0S晶體管35的狀態(tài)更接近ON狀態(tài)。其結(jié)果,在第6M0S晶體管31中難以流過電流,節(jié)點(diǎn)N3的電壓開始上升。在差動(dòng)鎖存電路部30內(nèi),在節(jié)點(diǎn)N2的輸出電壓Vg2的遷移期間中隨著時(shí)間的經(jīng)過重復(fù)如上述那樣的作用,節(jié)點(diǎn)N3的輸出電壓Vol繼續(xù)上升,節(jié)點(diǎn)N4的輸出電壓Vo2繼續(xù)下降(參照?qǐng)D4A)。即,在節(jié)點(diǎn)N2的輸出電壓Vg2的遷移期間,在由第6M0S晶體管31、第 7M0S晶體管32、第10M0S晶體管35以及第11M0S晶體管36構(gòu)成的鎖存電路內(nèi)作用正反饋, 最終節(jié)點(diǎn)N3中的輸出電壓Vol固定為[H]狀態(tài),節(jié)點(diǎn)N4中的輸出電壓Vo2固定為[L]狀態(tài)。由此,輸入電壓Vil以及Vi2的比較狀態(tài)(比較結(jié)果)保持在差動(dòng)鎖存電路部30內(nèi)并且從輸出端子42以及43輸出。此外,固定了節(jié)點(diǎn)N3以及N4的電壓值(輸出電壓)之后,施加在第8M0S晶體管 33以及第9M0S晶體管34上的柵極電壓(Vgl (CLKl)以及Vg2(CLK2))都成為“L”狀態(tài),兩晶體管成為OFF狀態(tài),因此在差動(dòng)鎖存電路部30內(nèi)不流過恒定電流。
本實(shí)施方式的比較器10如上述那樣地進(jìn)行動(dòng)作。此外,在本實(shí)施方式的比較器10 中,動(dòng)作時(shí)的輸出電壓Vol以及Vo2的狀態(tài)(“L”狀態(tài)或者“H”狀態(tài))的組合,根據(jù)輸入電壓Vil以及Vi2的大小關(guān)系來變化。另外,作為比較器10的輸出信號(hào)既可以使用輸出電壓 Vol以及Vo2的信號(hào)中的任意一個(gè),也可以使用兩者的差信號(hào)。如從上述的動(dòng)作說明所明確那樣,可知本實(shí)施方式的比較器10進(jìn)行與由圖18、 圖19以及圖20A 20C說明的以往的比較器400相同的動(dòng)作。但是,在本實(shí)施方式中,使用來自差動(dòng)前置放大電路部20的輸出信號(hào)(Vgl以及Vg^來控制差動(dòng)鎖存電路部30的動(dòng)作,因此控制差動(dòng)鎖存電路部30的動(dòng)作的電壓信號(hào)(Vgl以及Vg2)的上升/下降的時(shí)序, 不依賴于輸入到差動(dòng)前置放大電路部20中的時(shí)鐘信號(hào)CLK的時(shí)序。因此,在本實(shí)施方式中,能夠解除在以往的比較器400中由于極性不同的兩個(gè)時(shí)鐘信號(hào)間的時(shí)序偏差所產(chǎn)生的問題。因而,在本實(shí)施方式的比較器10中,能夠?qū)崿F(xiàn)比以往更穩(wěn)定的動(dòng)作。并且,在本實(shí)施方式中,輸入到比較器10中的時(shí)鐘信號(hào)是一個(gè),因此與以往相比能夠減少時(shí)鐘電路,因此與以往相比能夠以低電力來驅(qū)動(dòng)比較器。另外,在本實(shí)施方式的比較器10中,流過由第6M0S晶體管31以及第10M0S晶體管 35構(gòu)成的反相器內(nèi)的電流,是通過第12M0S晶體管37以及第8M0S晶體管33進(jìn)行控制。在本實(shí)施方式中,輸入到第12M0S晶體管37以及第8M0S晶體管33的柵極端子中的控制信號(hào) (Vgl)是共用的,因此通過第12M0S晶體管37向反相器內(nèi)灌入電流的動(dòng)作、和通過第8M0S 晶體管33向反相器內(nèi)引入電流的動(dòng)作是同步地進(jìn)行。即,由這些晶體管構(gòu)成的電路成為推挽型的電流控制電路。另外,由第13M0S晶體管38、第11M0S晶體管36、第7M0S晶體管32 以及第9M0S晶體管34構(gòu)成的電路也同樣地成為推挽型的電流控制電路。因此,在本實(shí)施方式中,根據(jù)該電流的推挽作用,能夠加快由第6M0S晶體管31、第7M0S晶體管32、第10M0S 晶體管35以及第11M0S晶體管36構(gòu)成的鎖存電路的動(dòng)作速度、即比較器10的動(dòng)作速度, 能夠提高靈敏度。這里,在圖5中表示本實(shí)施方式的比較器10以及以往的比較器400的靈敏度特性。圖5的特性的橫軸是從遷移電壓AVin(參照電壓和輸入電壓之差)減去比較器的偏移電壓V。ffsrt得到的值。圖5中的橫軸的0[V]的位置成為區(qū)別從比較器輸出的信號(hào)為“H” 狀態(tài)還是“L”狀態(tài)的閾值電壓。另外,圖5的縱軸表示比較器輸出“H”狀態(tài)的信號(hào)的概率 P,橫軸的電壓值越是朝向正側(cè),比較器輸出“H”狀態(tài)的信號(hào)的概率P越是變高。此外,圖5 中的菱形標(biāo)記的特性45是本實(shí)施方式的比較器10的靈敏度特性,四角標(biāo)記的特性46是以往的比較器400的靈敏度特性。此外,在理想的比較器中,以橫軸的電壓值0 [V]為基準(zhǔn),如果比它更靠近正側(cè),則以100%的概率從比較器輸出“H”狀態(tài)的信號(hào),如果是比它更靠近負(fù)側(cè),則以100%的概率從比較器輸出“L”狀態(tài)的信號(hào)。然而,在實(shí)際的比較器中,由于電路的熱噪聲等的影響,如圖5所示,成為在電壓值0[V]附近具有斜率的靈敏度特性,在電壓值0[V]附近輸出“H”狀態(tài)的信號(hào)的概率P成為約50%。為了得到靈敏度高且高精度的比較器,在如圖5所示那樣的靈敏度特性中,需要更加大電壓值0[V]附近中的靈敏度特性的斜率。如從圖5明確那樣,本實(shí)施方式的比較器10的靈敏度特性45的電壓值0[V]附近中的斜率變得比以往的比較器400的斜率大。另外,當(dāng)求出圖5所示的靈敏度特性的標(biāo)準(zhǔn)偏差A(yù)Vm(O)時(shí),本實(shí)施方式的標(biāo)準(zhǔn)偏差是AVin(O) = 0. 66 [mV],與此相對(duì),以往的比較器400的標(biāo)準(zhǔn)偏差成為AVin(O) =2. l[mV]。從該結(jié)果可知本實(shí)施方式的比較器10的靈敏度與以往的比較器400的靈敏度相比,約提高3倍。通過以上可知,在本實(shí)施方式中,與以往的比較器相比,能夠提供實(shí)現(xiàn)低電力且更穩(wěn)定的動(dòng)作并且以高靈敏度(高精度)進(jìn)行動(dòng)作的比較器。[A/D轉(zhuǎn)換器的結(jié)構(gòu)]接著,說明應(yīng)用了上述的本實(shí)施方式的比較器10的A/D轉(zhuǎn)換器的一個(gè)例子。在圖 6中表示該A/D轉(zhuǎn)換器的結(jié)構(gòu)例。圖6所示的A/D轉(zhuǎn)換器13是并聯(lián)型的A/D轉(zhuǎn)換器,主要由并聯(lián)配置的多個(gè)比較器IOa 10h、并聯(lián)配置的多個(gè)NAND電路Ila llg、編碼器12、以及串聯(lián)連接的多個(gè)電阻Rtl &構(gòu)成。比較器IOa IOh的正極側(cè)的各輸入端子連接在各電阻間的連接點(diǎn)上,輸入有對(duì)電源電壓Vdd以各電阻禮 化來進(jìn)行電阻分割得到的參考電壓(V。 Vu中的任意一個(gè))。 另一方面,在比較器IOa IOh的負(fù)極側(cè)的各輸入端子中,輸入有要與基準(zhǔn)電壓進(jìn)行比較的輸入電壓Vin。S卩,以電阻Rtl &進(jìn)行電阻分割得到的參考電壓Vnl 、8中的任意一個(gè)成為圖1中的輸入電壓Vil以及Vi2的一個(gè),要進(jìn)行比較的輸入電壓Vin成為另一個(gè)。另夕卜,在NAND電路Ila Ilg的各個(gè)中,兩個(gè)輸入端子中的一個(gè)反轉(zhuǎn)(反転)。下面,將反轉(zhuǎn)的輸入端子稱作反轉(zhuǎn)輸入端子,沒有反轉(zhuǎn)的輸入端子稱作普通輸入端子。而且, NAND電路Ila Ilg的各反轉(zhuǎn)輸入端子分別連接在比較器IOa IOh的輸出端子上。另外, NAND電路Ila Ilg的各普通輸入端子,連接在配置在比自身高的電位側(cè)的相鄰的NAND電路的反轉(zhuǎn)輸入端子以及比較器的輸出端子上。另外,NAND電路Ila Ilg的各輸出端子連接在編碼器12上。在圖7中示出真值表,所述真值表表示一個(gè)輸入端子反轉(zhuǎn)的NAND電路中的輸入信號(hào)和輸出信號(hào)之間的關(guān)系。如圖7所示,在由本實(shí)施方式使用的NAND電路中,只有在輸入信號(hào)的組合[A,B] = [1,0]的情況下輸出信號(hào)“0”( “L”狀態(tài)的信號(hào)),在這以外的情況下輸出信號(hào)“1”( “H”狀態(tài)的信號(hào))。另外,編碼器12根據(jù)從多個(gè)NAND電路Ila Ilg輸出的信號(hào),輸出與輸入信號(hào)相對(duì)應(yīng)的編碼(代碼化)的數(shù)字信號(hào)。[A/D轉(zhuǎn)換器的動(dòng)作]接著,參照?qǐng)D6來簡(jiǎn)單地說明本實(shí)施方式的A/D轉(zhuǎn)換器13的動(dòng)作。此外,圖6所示的比較器IOa IOh在Vin大于被電阻分割得到的參考電壓的情況下輸出信號(hào)“0”,在小的情況下輸出信號(hào)“1”。另外,在圖6的例子中,信號(hào)“1”與1[V]相對(duì)應(yīng),信號(hào)“0”與0[V] 相對(duì)應(yīng)。并且,在圖6中表示在Vin小于、3且大于Vn4時(shí)(、3 > Vin > Vr,4)的例子。當(dāng)輸入電壓Vin(模擬信號(hào))輸入到A/D轉(zhuǎn)換器13中時(shí),Vin小于、3且大于、 4,因此比較器IOa IOc的輸出信號(hào)成為“1”,比較器IOd IOh的輸出信號(hào)成為“0”。其結(jié)果,輸入到NAND電路Ila以及l(fā)ib中的信號(hào)的組合成為[1,1],NAND電路Ila以及l(fā)ib 的輸出信號(hào)成為“1”。另外,輸入到NAND電路Ilc中的信號(hào)的組合成為[1,0],NAND電路 Ilc的輸出信號(hào)成為“0”。而且,輸入到NAND電路Ild Ilg中的信號(hào)的組合成為W,0], NAND電路Ild Ilg的輸出信號(hào)成為“1”。S卩,只有NAND電路Ilc的輸出信號(hào)成為“0”,確定Vin的范圍。接著,編碼器12根據(jù)NAND電路Ila Ilg的輸出信號(hào)來輸出與輸入電壓Vin相對(duì)應(yīng)的編碼的數(shù)字信號(hào)。圖6的例子的A/D轉(zhuǎn)換器13如上述那樣進(jìn)行動(dòng)作。在圖6所示的A/D轉(zhuǎn)換器13的結(jié)構(gòu)例中,使用本實(shí)施方式的比較器10,因此能夠穩(wěn)定地進(jìn)行動(dòng)作,并且能夠以高靈敏度(高精度)且低電力進(jìn)行動(dòng)作?!吹?實(shí)施方式〉通常,構(gòu)成上述的比較器的NMOS以及PMOS晶體管是以微小的大小來制作的,因此在這些晶體管的電壓閾值中存在偏差。在這種情況下,在用于根據(jù)輸入到比較器中的兩個(gè)電壓間的差來區(qū)別輸出信號(hào)的基準(zhǔn)電壓中產(chǎn)生偏移。另外,該偏移電壓在每個(gè)比較器中不同。而且,當(dāng)比較器的偏移電壓大時(shí),誤動(dòng)作的概率變高,因此希望盡可能減小該偏移電壓。使用了近年來微細(xì)的CMOS晶體管的比較器的偏移電壓成為約30[mV]。然而,分辨率N位的A/D轉(zhuǎn)換器的量化電壓Vqn以Vqn = Vpp/2N來表示,因此如果設(shè)為信號(hào)幅值 Vpp = 2[V]、N = lObit,則量化電壓Vqn成為2[mV]左右。在這種情況下,如果將基準(zhǔn)設(shè)為 1/4LSB,則需要0.5[mV]以下的偏移電壓。因此,在本實(shí)施方式中,說明用于在第1實(shí)施方式的比較器中進(jìn)一步將偏移電壓例如抑制在數(shù)mV左右以下的結(jié)構(gòu)例。[比較器的結(jié)構(gòu)]在圖8中表示本實(shí)施方式的比較器的電路結(jié)構(gòu)。比較器50主要由配置在輸入側(cè) (前級(jí))中的動(dòng)態(tài)的差動(dòng)前置放大電路部20、配置在輸出側(cè)(后級(jí))中的差動(dòng)鎖存電路部 30、以及連接在差動(dòng)前置放大電路部20上的偏移電壓補(bǔ)償電路部60構(gòu)成。此外,在圖8所示的本實(shí)施方式的比較器50中,對(duì)于與圖1所示的第1實(shí)施方式的比較器10相同的結(jié)構(gòu)部分附加相同標(biāo)記來進(jìn)行說明。本實(shí)施方式的比較器50的差動(dòng)前置放大電路部20以及差動(dòng)鎖存電路部30,設(shè)為與第1實(shí)施方式相同的結(jié)構(gòu)。因此,這里省略差動(dòng)前置放大電路部20以及差動(dòng)鎖存電路部 30的說明。此外,圖8中的標(biāo)記G、S以及D分別表示晶體管的柵極端子、源極端子以及漏極端子。偏移電壓補(bǔ)償電路部60主要具備兩個(gè)NMOS晶體管61以及62 (以下分別稱作第 1以及第2補(bǔ)償用MOS晶體管)、和調(diào)整這些晶體管的柵極電壓的電壓調(diào)整部63。此外,也可以由PMOS晶體管來構(gòu)成第1以及第2補(bǔ)償用MOS晶體管61以及62。另外,在圖8中雖然沒有圖示,但是偏移電壓補(bǔ)償電路部60具備控制電路部,控制電壓調(diào)整部63內(nèi)的開關(guān)67以及68的開閉;以及切換部,切換比較器50的偏移電壓補(bǔ)償動(dòng)作和通常的比較動(dòng)作。電壓調(diào)整部63具備偏壓電源64、電容器65、兩個(gè)充電泵66以及69 (以下分別稱作第1以及第2充電泵)、和兩個(gè)開關(guān)67以及68。第1充電泵66的輸出端子連接在開關(guān)67的一個(gè)端子上,開關(guān)67的另一個(gè)端子連接在開關(guān)68的一個(gè)端子上。開關(guān)68的另一個(gè)端子連接在第2充電泵69的輸入端子上,第 2充電泵69的輸出端子被接地。兩個(gè)開關(guān)67以及68間的連接點(diǎn),連接在電容器65中的沒有被接地的端子上。第1補(bǔ)償用MOS晶體管61的柵極端子連接在電容器65中的沒有被接地的端子上。第1補(bǔ)償用MOS晶體管61的漏極端子(輸入側(cè)端子)連接在差動(dòng)前置放大電路部20 內(nèi)的第IMOS晶體管21以及第4M0S晶體管M間的連接點(diǎn)上。另外,第1補(bǔ)償用MOS晶體管61的源極端子(輸出側(cè)端子)連接在第IMOS晶體管21以及第2M0S晶體管22的源極端子(輸出側(cè)端子)上。第2補(bǔ)償用MOS晶體管62的柵極端子連接在偏壓電源64上。第2補(bǔ)償用MOS晶體管62的漏極端子(輸入側(cè)端子),連接在差動(dòng)前置放大電路部20內(nèi)的第2M0S晶體管22 以及第5M0S晶體管25間的連接點(diǎn)上。另外,第2補(bǔ)償用MOS晶體管62的源極端子(輸出側(cè)端子)連接在第IMOS晶體管21以及第2M0S晶體管22的源極端子(輸出側(cè)端子)上。在圖9中表示比較器50的更詳細(xì)的結(jié)構(gòu)例,所述比較器50包含控制開關(guān)67以及 68的開閉的控制電路部以及切換偏移電壓補(bǔ)償動(dòng)作和普通的比較動(dòng)作的切換部。圖9中被虛線包圍的區(qū)域72以及78分別是控制電路部以及切換部。此外,在圖9中差動(dòng)前置放大電路部20以及差動(dòng)鎖存電路部30綜合為一個(gè)電路元件51進(jìn)行顯示來簡(jiǎn)化。控制電路部72由第IAND電路70、以及第2AND電路71構(gòu)成。在第IAND電路70 中,輸入比較器50的一個(gè)輸出電壓Vol的信號(hào)和校準(zhǔn)信號(hào)CAL。第IAND電路70根據(jù)這些輸入信號(hào)來控制開關(guān)68的開閉。另一方面,在第2AND電路71中,輸入比較器50的另一個(gè)輸出電壓Vo2的信號(hào)和校準(zhǔn)信號(hào)CAL。而且,第2AND電路71根據(jù)這些輸入信號(hào)來控制開關(guān) 67的開閉。切換部78由用于切換比較器50的偏移電壓的補(bǔ)償動(dòng)作和普通的比較動(dòng)作的五個(gè)開關(guān)73 77構(gòu)成。開關(guān)74設(shè)在比較器50的輸入端子間,另外,其一個(gè)端子連接在開關(guān)73上,另一個(gè)端子連接在開關(guān)75上。而且,開關(guān)73以及開關(guān)75中沒有與開關(guān)74連接的端子連接在用于在偏移電壓的補(bǔ)償動(dòng)作時(shí)使比較器50動(dòng)作的驅(qū)動(dòng)偏壓電源Vcm的輸入端子上。這些開關(guān)73 75的開閉控制是根據(jù)輸入到第1以及第2AND電路70以及71中的校準(zhǔn)信號(hào)CAL 來進(jìn)行。另一方面,開關(guān)76設(shè)在輸入端子沈和電路元件51之間,開關(guān)77設(shè)在輸入端子27 和電路元件51之間。這些開關(guān)的開閉控制是根據(jù)與校準(zhǔn)信號(hào)CAL相反相位的信號(hào)來進(jìn)行控制。另外,在本實(shí)施方式中,在比較器50進(jìn)行偏移電壓的補(bǔ)償動(dòng)作時(shí),進(jìn)行控制使得關(guān)閉開關(guān)73 75且打開開關(guān)76以及開關(guān)77。另外,在比較器50進(jìn)行普通的比較動(dòng)作時(shí), 進(jìn)行控制使得打開開關(guān)73 75且關(guān)閉開關(guān)76以及開關(guān)77。[偏移電壓的補(bǔ)償動(dòng)作]接著,說明偏移電壓的補(bǔ)償動(dòng)作,但是在說明具體的動(dòng)作之前,說明本實(shí)施方式中的偏移電壓的補(bǔ)償動(dòng)作的原理。首先,使比較器50的輸入端子沈以及27間短路,使差動(dòng)前置放大電路部20內(nèi)的第IMOS晶體管21以及第2M0S晶體管22的柵極電壓為同電位。當(dāng)在該狀態(tài)下使比較器50 進(jìn)行動(dòng)作時(shí),向第IMOS晶體管21 (正轉(zhuǎn)側(cè)的晶體管)以及第2M0S晶體管22 (反轉(zhuǎn)側(cè)的晶體管)中流入電流。此時(shí),在比較器50中具有偏移電壓的情況下,流入第IMOS晶體管21 以及第2M0S晶體管22的電流的值不同(成為不平衡)。另一方面,在比較器50中沒有偏移電壓的情況下,流入第IMOS晶體管21以及第2M0S晶體管22的電流的值變得相等(形成平衡)。在本實(shí)施方式的比較器50的補(bǔ)償動(dòng)作中,在使輸入端子沈以及27間短路的狀態(tài)下,相對(duì)地調(diào)整第1以及第2補(bǔ)償用MOS晶體管61以及62的柵極電壓使得流入第IMOS晶體管21以及第2M0S晶體管22的電流的值變得相等。但是,在本實(shí)施方式中,流入第IMOS 晶體管21以及第2M0S晶體管22的電流是否平衡的判定,是通過監(jiān)視在補(bǔ)償動(dòng)作時(shí)從比較器50輸出的電壓信號(hào)(Vol以及/或者VM)的變化來進(jìn)行判定。如由圖5所示的比較器的靈敏度特性說明那樣,在從遷移電壓Δ Vin (參考電壓和輸入電壓之差)減去比較器的偏移電壓V。ffset得到的值為0[V]附近的情況下,從比較器輸出“H”狀態(tài)的信號(hào)的概率和輸出“L”狀態(tài)的信號(hào)的概率都幾乎成為50%。即,在輸入電壓差為0[V]、流入第IMOS晶體管21以及第2M0S晶體管22的電流平衡的情況下(偏移電壓 =0[v]),從比較器50輸出“H”狀態(tài)的信號(hào)的概率、和輸出“L”狀態(tài)的信號(hào)的概率幾乎成為相同。因此,在本實(shí)施方式中,在補(bǔ)償動(dòng)作時(shí)相對(duì)地調(diào)整第1以及第2補(bǔ)償用MOS晶體管 61以及62的柵極電壓使得從比較器50輸出“H”狀態(tài)的信號(hào)的概率、和輸出“L”狀態(tài)的信號(hào)的概率成為相同。接著,參照?qǐng)D8 圖10來具體地說明本實(shí)施方式中的偏移電壓的補(bǔ)償動(dòng)作。此外, 圖10是表示補(bǔ)償動(dòng)作中的電容器65的電位Vc、比較器50的輸出電壓Vo以及補(bǔ)償動(dòng)作時(shí)的時(shí)鐘信號(hào)的變化的圖。在圖10的例子中,說明施加在第2補(bǔ)償用MOS晶體管62的柵極端子上的偏壓Vb 設(shè)為規(guī)定的值,通過調(diào)整第1補(bǔ)償用MOS晶體管61的柵極電壓(電容器65的電位Vc)來補(bǔ)償偏移電壓的情況。另外,在圖10的例子中,考慮補(bǔ)償動(dòng)作開始時(shí)從比較器50連續(xù)地輸出“H”狀態(tài)的信號(hào)(Vo = 1[V])的情況(參照?qǐng)D10中的Vo)。并且,通過降低電容器65的電位Vc,能夠?qū)碜员容^器50的輸出變更為“L”狀態(tài)的信號(hào)(Vo = 0 [V])。首先,根據(jù)校準(zhǔn)信號(hào)CAL關(guān)閉開關(guān)73 75,使比較器50動(dòng)作,開始偏移電壓的補(bǔ)償動(dòng)作。在補(bǔ)償動(dòng)作開始時(shí),從比較器50連續(xù)地輸出“H”狀態(tài)的信號(hào)(圖10中的Vo = 1 [V]),因此降低電容器65的電位Vc。此時(shí),通過控制電路部72關(guān)閉開關(guān)68來由第2充電泵69對(duì)電容器65進(jìn)行放電,降低電容器65的電位Vc。而且,直到從比較器50輸出“L”狀態(tài)的信號(hào)(Vo = 0[V])為止,以時(shí)鐘單位階段性地降低電容器65的電位Vc (圖10中的階段81)。由此,時(shí)鐘數(shù)增加,并且偏移電壓減少。 而且,當(dāng)偏移電壓充分變小時(shí),從比較器50輸出“L”狀態(tài)的信號(hào)。從比較器50輸出“L”狀態(tài)的信號(hào)之后,通過控制電路部72打開開關(guān)68,取而代之關(guān)閉開關(guān)67。由此,通過第1充電泵66對(duì)電容器65進(jìn)行充電,電容器65的電位Vc上升 (圖10中的階段82)。其結(jié)果,從比較器50輸出“H”狀態(tài)的信號(hào)(Vo = 1[V])。接著,再次通過控制電路部72來打開開關(guān)67,取而代之關(guān)閉開關(guān)68。由此,通過第2充電泵69來對(duì)電容器65進(jìn)行放電,電容器65的電位Vc下降(圖10中的階段83)。 其結(jié)果,從比較器50輸出“L”狀態(tài)的信號(hào)。當(dāng)重復(fù)這種動(dòng)作時(shí),如圖10所示,成為如從比較器50交互地輸出“H”狀態(tài)的信號(hào)和“L”狀態(tài)的信號(hào)那樣的狀態(tài)。在該狀態(tài)中,從比較器 50輸出“H”狀態(tài)的信號(hào)的概率、和輸出“L”狀態(tài)的信號(hào)的概率幾乎成為相同,補(bǔ)償偏移電壓。在本實(shí)施方式的比較器50中,如上述那樣地補(bǔ)償偏移電壓。此外,如圖10所示, 補(bǔ)償動(dòng)作的期間需要從動(dòng)作開始起直到從比較器50交互地輸出“H”狀態(tài)的信號(hào)和“L”狀態(tài)的信號(hào)為止的時(shí)間,例如能夠設(shè)為約1 μ sec。
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此外,比較器50的偏移電壓的補(bǔ)償動(dòng)作例如在普通的比較動(dòng)作期間進(jìn)行。該方法的一個(gè)例子表示在圖11中。在圖11的例子中,使用比較器50的主時(shí)鐘(圖11中的上部的波形)來生成控制比較動(dòng)作的時(shí)序的時(shí)鐘信號(hào)(中部的波形)、以及控制補(bǔ)償動(dòng)作的時(shí)序的時(shí)鐘信號(hào)(下部的波形)。具體地說,將兩時(shí)鐘信號(hào)的周期設(shè)為主時(shí)鐘的周期的2倍、且在兩時(shí)鐘信號(hào)中錯(cuò)開相位使得時(shí)鐘信號(hào)成為“H”狀態(tài)的時(shí)序不相互重疊。當(dāng)使用這種控制比較動(dòng)作的時(shí)序的時(shí)鐘信號(hào)以及控制補(bǔ)償動(dòng)作的時(shí)序的時(shí)鐘信號(hào)時(shí),能夠交互地進(jìn)行偏移電壓的補(bǔ)償動(dòng)作、和普通的比較動(dòng)作。在圖12A以及圖12B中表示比較了包含本實(shí)施方式的偏移電壓補(bǔ)償電路部60的比較器50的偏移電壓、和以往的比較器400 (沒有偏移電壓補(bǔ)償電路)的偏移電壓的圖。 圖12A是排列64個(gè)比較器來測(cè)定各比較器的偏移電壓的分布的結(jié)果,橫軸是比較器的數(shù)量 (排列編號(hào)),縱軸是各比較器的偏移電壓V。ffsrt。此外,圖12A中的實(shí)線的分布是本實(shí)施方式的比較器50的偏移電壓的分布,虛線的分布是以往的比較器400的偏移電壓的分布。另外,圖12B是表示偏移電壓的統(tǒng)計(jì)分布的圖。如從圖12A所明確那樣,在本實(shí)施方式的比較器50中,與以往相比充分地抑制偏移電壓的大小。另外,當(dāng)從圖12B所示的偏移電壓的統(tǒng)計(jì)分布求出偏移電壓的標(biāo)準(zhǔn)偏差時(shí), 以往的比較器400的偏移電壓的標(biāo)準(zhǔn)偏差是AV。ffsrt(0 ) = 13. 7 [mV],與此相對(duì),在本實(shí)施方式中,是AV。ffset(o) = 1.69[mV]。即,在本實(shí)施方式的比較器50中,與以往的標(biāo)準(zhǔn)偏差相比,能夠?qū)⑵齐妷旱臉?biāo)準(zhǔn)偏差約減少到1/8。此外,在本實(shí)施方式中說明了調(diào)整電容器65的電位Vc (第1補(bǔ)償用MOS晶體管61 的柵極電壓)的例子,但是本發(fā)明不限于此。不僅是電容器65的電位Vc,也可以還調(diào)整偏壓電源64的電壓Vb (第2補(bǔ)償用MOS晶體管62的柵極電壓),相對(duì)地調(diào)整電容器65的電位Vc和偏壓Vb的電壓差。<3.第3實(shí)施方式〉在第3實(shí)施方式中,說明具有抑制偏移電壓的功能的比較器的其它結(jié)構(gòu)例。[比較器的結(jié)構(gòu)]在圖13中表示本實(shí)施方式的比較器的電路結(jié)構(gòu)。比較器80主要由配置在輸入側(cè) (前級(jí))的動(dòng)態(tài)的差動(dòng)前置放大電路部20、配置在輸出側(cè)(后級(jí))的差動(dòng)鎖存電路部30、以及設(shè)在它們之間的偏移電壓補(bǔ)償電路部90構(gòu)成。此外,在圖13所示的本實(shí)施方式的比較器80中,對(duì)于與圖1所示的第1實(shí)施方式的比較器10相同的結(jié)構(gòu)部分附加相同標(biāo)記來進(jìn)行說明。本實(shí)施方式的比較器80的差動(dòng)前置放大電路部20以及差動(dòng)鎖存電路部30設(shè)為與第1實(shí)施方式相同的結(jié)構(gòu)。因此,這里省略差動(dòng)前置放大電路部20以及差動(dòng)鎖存電路部 30的說明。偏移電壓補(bǔ)償電路部90主要具備兩個(gè)可變電容元件91和92、對(duì)兩個(gè)可變電容元件91以及92的電容進(jìn)行控制的控制電路部(未圖示)、以及切換比較器80的偏移電壓補(bǔ)償動(dòng)作和普通的比較動(dòng)作的切換部(未圖示)。此外,作為控制電路部以及切換部,例如能夠使用與第2實(shí)施方式相同的結(jié)構(gòu)(參照?qǐng)D9)??勺冸娙菰?1的一個(gè)端子與差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)m相連接,另一個(gè)端子被接地。另外,可變電容元件92的一個(gè)端子連接在差動(dòng)前置放大電路部20內(nèi)的節(jié)點(diǎn)N2上,另一個(gè)端子被接地。此外,各可變電容元件的電容的調(diào)整例如能夠通過使用開關(guān)電路來進(jìn)行控制,所述開關(guān)電路事先配置多個(gè)電容不同的多個(gè)電容元件并在補(bǔ)償動(dòng)作時(shí)選擇這些中的至少一個(gè)。[偏移電壓的補(bǔ)償動(dòng)作]在本實(shí)施方式中,與第2實(shí)施方式相同,在輸入端子沈以及27間短路的狀態(tài)下, 調(diào)整兩個(gè)可變電容元件91以及92的電容使得節(jié)點(diǎn)m以及N2的電壓下降率變得相等。節(jié)點(diǎn)m以及N2的電壓下降率,還能夠通過連接在節(jié)點(diǎn)m以及N2上的電容的大小來進(jìn)行調(diào)整。例如,當(dāng)加大連接在節(jié)點(diǎn)上的電容元件的電容時(shí),電壓變得難以下降,相反地當(dāng)容量小時(shí),電壓變得容易下降。即,通過改變連接在節(jié)點(diǎn)上的電容元件的電容的大小, 能夠抑制節(jié)點(diǎn)中的電壓下降率。因此,在本實(shí)施方式的偏移電壓補(bǔ)償電路部90中,也通過在補(bǔ)償動(dòng)作時(shí)相對(duì)地調(diào)整可變電容元件91以及92的電容,能夠與第2實(shí)施方式相同地(參照?qǐng)D10)補(bǔ)償偏移電壓。另外,當(dāng)加大本實(shí)施方式的偏移電壓補(bǔ)償電路部90的可變電容元件91以及92的電容的絕對(duì)值時(shí),即使在差動(dòng)前置放大電路部20的輸出線上加上噪聲,也通過可變電容元件91以及92的過濾作用來吸收該噪聲,能夠進(jìn)一步提高比較器80的靈敏度。因此,在這種情況下,能夠提供更高精度的A/D轉(zhuǎn)換器。<4.第4實(shí)施方式〉在如由第1實(shí)施方式說明的A/D轉(zhuǎn)換器(參照?qǐng)D6)那樣的并聯(lián)型的A/D轉(zhuǎn)換器中,設(shè)有與參照電壓同等數(shù)量的比較器。在這種結(jié)構(gòu)中,當(dāng)A/D轉(zhuǎn)換器的分辨率設(shè)為N時(shí), 需要約2N個(gè)參考電壓。例如,當(dāng)設(shè)為分辨率N= IObit時(shí),需要IOM個(gè)的參考信號(hào),需要設(shè)置同等數(shù)量(1000個(gè)左右)的比較器。當(dāng)連接在A/D轉(zhuǎn)換器的輸入端子上的比較器的數(shù)量變多時(shí),從A/D轉(zhuǎn)換器的輸入側(cè)看的電容變大,A/D轉(zhuǎn)換器的頻率特性劣化。為了解決該問題,需要減少參考電壓的數(shù)量,但是在這種情況下分辨率劣化。因此,作為維持分辨率且減少參考電壓的數(shù)量的方法,使用通過插值技術(shù)模擬地生成通過電阻分割等實(shí)際得到的兩個(gè)參考電壓間(一插值電壓區(qū)間)的參考電壓來維持分辨率的方法。在圖14中表示比較實(shí)際得到的兩個(gè)參考電壓V^1以及^n、及該參考電壓間的插值參考電壓、和要進(jìn)行比較的輸入電壓時(shí)從比較器內(nèi)的差動(dòng)前置放大電路部輸出的電壓的變化。圖14中的橫軸是向比較器的輸入電壓,縱軸是來自差動(dòng)前置放大電路部的輸出電壓。圖14中的實(shí)線的特性表示從差動(dòng)前置放大電路部?jī)?nèi)的正轉(zhuǎn)側(cè)的晶體管輸出的電壓的變化,虛線的特性表示從反轉(zhuǎn)側(cè)的晶體管輸出的電壓的變化。這里,例如考慮由比較器來比較插值參考電壓、k和輸入電壓時(shí)的輸出電壓,插值參考電壓、k為以k m-k分割參考電壓V^1以及Vnn間(一插值電壓區(qū)間)的電壓。在這種情況下,從差動(dòng)前置放大電路部?jī)?nèi)的正轉(zhuǎn)側(cè)的晶體管輸出的電壓Vk如圖14所示,成為 Vk= {(m-k) · Vn_i+k· Vn}/m。另外,從差動(dòng)前置放大電路部?jī)?nèi)的反轉(zhuǎn)側(cè)的晶體管輸出的電壓 Vk—c 成為 Vk—c = {(m-k) · Vn_Lc+k · Vn J /m。此外,上述式中的Vlri以及Vlri。是在由比較器對(duì)參考電壓V^1和輸入電壓進(jìn)行比較時(shí),分別從差動(dòng)前置放大電路部?jī)?nèi)的正轉(zhuǎn)側(cè)以及反轉(zhuǎn)側(cè)的晶體管輸出的電壓。另外,Vn以及Vn。是在由比較器對(duì)參考電壓I n和輸入電壓進(jìn)行比較時(shí),分別從差動(dòng)前置放大電路部?jī)?nèi)的正轉(zhuǎn)側(cè)以及反轉(zhuǎn)側(cè)的晶體管輸出的電壓。S卩,當(dāng)向能夠比較插值參考電壓V,,k和輸入電壓的插值型的比較器輸入電壓\、\— 。、Vlri以及Vlri。的四個(gè)信號(hào)時(shí),從該插值型的比較器內(nèi)的差動(dòng)前置放大電路部輸出由上述式表示的電壓Vk以及Vk。的信號(hào)。在本實(shí)施方式中,說明具有這種插值功能的比較器以及使用該比較器的A/D轉(zhuǎn)換器的結(jié)構(gòu)例。[A/D轉(zhuǎn)換器的結(jié)構(gòu)]在說明本實(shí)施方式的比較器的結(jié)構(gòu)之前,說明具備具有如上述那樣的插值功能的比較器的A/D轉(zhuǎn)換器的結(jié)構(gòu)例。在圖15中表示本實(shí)施方式的A/D轉(zhuǎn)換器的概要結(jié)構(gòu)。此外,圖15只表示連接在生成兩個(gè)參考電壓Vy以及V,,2的分割電阻隊(duì)以及&的部分。艮口, 僅表示與一插值電壓區(qū)間相關(guān)聯(lián)的結(jié)構(gòu)部分。另外,在本實(shí)施方式中,考慮將兩個(gè)參考電壓 Vra以及Vu間進(jìn)行m等分的情況。因此,在一插值電壓區(qū)間中,具有插值功能的比較器100 需要m-1個(gè)。在本實(shí)施方式的A/D轉(zhuǎn)換器150中,在具有插值功能的多個(gè)比較器100和分割電阻(R1, IV··)之間設(shè)有多個(gè)差動(dòng)放大器(151,152…)。另外,在本實(shí)施方式中,將參考電壓 Vra以及\’2間(一插值電壓區(qū)間)進(jìn)行m等分,因此在兩個(gè)差動(dòng)放大器151以及152的差動(dòng)輸出端子上并聯(lián)連接m-Ι個(gè)比較器100。另外,在各比較器100中輸入有一個(gè)差動(dòng)放大器151的兩個(gè)輸出電壓V1以及V1。、 和另一個(gè)差動(dòng)放大器152的兩個(gè)輸出電壓V2以及V2。。此時(shí),輸出電SV1以及V2輸入到比較器100內(nèi)的差動(dòng)前置放大電路部的正轉(zhuǎn)側(cè)的MOS晶體管中,輸出電壓V1。以及V2。輸入反轉(zhuǎn)側(cè)的MOS晶體管中。此外,兩個(gè)差動(dòng)放大器151以及152的輸出電壓V1J1^V2以及V2-c, 例如分別與圖14中的VnYVlri。、Vn以及Vn_。相對(duì)應(yīng)。通過這樣構(gòu)成,能夠減少參考電壓。其結(jié)果,能夠減小從A/D轉(zhuǎn)換器的輸入側(cè)看的電容,能夠防止頻率特性的劣化。另外,能夠減少生成參考電壓所需的電阻及其周邊電路的數(shù)量。[比較器的結(jié)構(gòu)]在圖16中表示本實(shí)施方式的比較器100的電路結(jié)構(gòu)。比較器100主要由配置在輸入側(cè)(前級(jí))的動(dòng)態(tài)的差動(dòng)前置放大電路部120、以及配置在輸出側(cè)(后級(jí))的差動(dòng)鎖存電路部30構(gòu)成。此外,在圖16所示的本實(shí)施方式的比較器100中,對(duì)于與圖1所示的第1 實(shí)施方式的比較器10相同的結(jié)構(gòu)部分,附加相同的標(biāo)記來進(jìn)行說明。本實(shí)施方式的比較器100的差動(dòng)鎖存電路部30設(shè)為與第1實(shí)施方式相同的結(jié)構(gòu)。 因此,這里省略差動(dòng)鎖存電路部30的說明。差動(dòng)前置放大電路部120(差動(dòng)放大電路部),由五個(gè)NMOS晶體管101 104以及 23、和兩個(gè)PMOS晶體管M以及25構(gòu)成。在本實(shí)施方式中,差動(dòng)前置放大電路部120內(nèi)的輸入差動(dòng)晶體管對(duì)的正轉(zhuǎn)側(cè)的晶體管由兩個(gè)NMOS晶體管101以及102構(gòu)成。另外,反轉(zhuǎn)側(cè)的晶體管由兩個(gè)NMOS晶體管103以及103構(gòu)成。這以外的結(jié)構(gòu)設(shè)為與第1實(shí)施方式相同。正轉(zhuǎn)側(cè)的一個(gè)NMOS晶體管101 (第IMOS晶體管)的柵極端子連接在輸入端子111 上,在輸入端子111中輸入有差動(dòng)放大器151的正轉(zhuǎn)側(cè)的輸出電壓V1的信號(hào)(第1輸入電壓信號(hào))。即,差動(dòng)放大器151的正轉(zhuǎn)側(cè)的輸出電壓V1成為NMOS晶體管101的柵極電壓。
22另外,NMOS晶體管101的漏極端子(輸入側(cè)端子)連接在第4M0S晶體管M的漏極端子 (輸出側(cè)端子)上。并且,NMOS晶體管101的源極端子(輸出側(cè)端子)連接在第3M0S晶體管23的漏極端子(輸入側(cè)端子)上。正轉(zhuǎn)側(cè)的另一個(gè)NMOS晶體管102 (第16M0S晶體管)的柵極端子連接在輸入端子 112上,在輸入端子112中輸入有差動(dòng)放大器152的正轉(zhuǎn)側(cè)的輸出電壓V2的信號(hào)(第3輸入電壓信號(hào))。即,差動(dòng)放大器152的正轉(zhuǎn)側(cè)的輸出電壓V2成為NMOS晶體管102的柵極電壓。另外,NMOS晶體管102的漏極端子(輸入側(cè)端子)連接在NMOS晶體管101的漏極端子(輸出側(cè)端子)上。并且,NMOS晶體管102的源極端子(輸出側(cè)端子)連接在NMOS晶體管101的源極端子(輸出側(cè)端子)上。另外,反轉(zhuǎn)側(cè)的一個(gè)NMOS晶體管103 (第2M0S晶體管)的柵極端子連接在輸入端子113上,在輸入端子113中輸入有差動(dòng)放大器151的反轉(zhuǎn)側(cè)的輸出電壓V1。的信號(hào)(第 2輸入電壓信號(hào))。即,差動(dòng)放大器151的反轉(zhuǎn)側(cè)的輸出電壓V1。成為NMOS晶體管103的柵極電壓。另外,NMOS晶體管103的漏極端子(輸入側(cè)端子)連接在第5M0S晶體管25的漏極端子(輸出側(cè)端子)上。并且,NMOS晶體管102的源極端子(輸出側(cè)端子)連接在第 3M0S晶體管23的漏極端子(輸入側(cè)端子)上。反轉(zhuǎn)側(cè)的另一個(gè)NMOS晶體管104(第17M0S晶體管)的柵極端子連接在輸入端子 114上,在輸入端子114中輸入有差動(dòng)放大器152的反轉(zhuǎn)側(cè)的輸出電壓V2。的信號(hào)(第4輸入電壓信號(hào))。即,差動(dòng)放大器152的反轉(zhuǎn)側(cè)的輸出電壓V2。成為NMOS晶體管104的柵極電壓。另外,NMOS晶體管104的漏極端子(輸入側(cè)端子)連接在NMOS晶體管103的漏極端子(輸入側(cè)端子)上。并且,NMOS晶體管104的源極端子(輸出側(cè)端子)連接在NMOS晶體管103的源極端子(輸出側(cè)端子)上。而且,在本實(shí)施方式的比較器100中,通過改變構(gòu)成差動(dòng)前置放大電路部120內(nèi)的輸入差動(dòng)晶體管對(duì)的NMOS晶體管101 104的各自的溝道寬度W(晶體管的寬度)和溝道長(zhǎng)度L(晶體管的長(zhǎng)度)之比(以下稱作W/L比),能夠比較輸入電壓和規(guī)定的插值參考電壓。[比較器的動(dòng)作原理]接著,說明本實(shí)施方式的比較器100的動(dòng)作原理。這里,考慮通過改變構(gòu)成輸入差動(dòng)晶體管對(duì)的NMOS晶體管101 104的各溝道寬度W來改變W/L比的情況。另外,NMOS晶體管101 104的溝道長(zhǎng)度L、載流子的移動(dòng)量μ、單位柵極電容C。x以及閾值電壓Vt,設(shè)為在全部的晶體管中相等。流過各NMOS晶體管101 104的電流Ids 1(11、Ids 1(12、Ids l03以及Ids 1(14分別由下述數(shù)式1來表示。此外,下述數(shù)式1中的Wltll Wltl4分別是NMOS晶體管101 104的溝道寬度。[數(shù)式1]
權(quán)利要求
1.一種比較器,具備差動(dòng)放大電路部,其被輸入第1輸入電壓信號(hào)、第2輸入電壓信號(hào)、和時(shí)鐘信號(hào),根據(jù)所述時(shí)鐘信號(hào)進(jìn)行動(dòng)作,輸出分別與所述第1輸入電壓信號(hào)以及所述第2輸入電壓信號(hào)的值相對(duì)應(yīng)且將所述第1輸入電壓信號(hào)以及所述第2輸入電壓信號(hào)放大后的第1輸出電壓信號(hào)以及第2輸出電壓信號(hào);以及差動(dòng)鎖存電路部,其根據(jù)所述第1輸出電壓信號(hào)以及所述第2輸出電壓信號(hào)進(jìn)行動(dòng)作, 保持且輸出所述第1輸入電壓信號(hào)以及所述第2輸入電壓信號(hào)的比較結(jié)果。
2.根據(jù)權(quán)利要求1所述的比較器,其特征在于,所述差動(dòng)放大電路部具有溝道極性為第1極性的第IMOS晶體管 第3M0S晶體管、以及溝道極性為與所述第1極性不同的第2極性的第4M0S晶體管和第5M0S晶體管, 所述第IMOS晶體管的柵極端子連接在所述第1輸入電壓信號(hào)的輸入端子上, 所述第2M0S晶體管的柵極端子連接在所述第2輸入電壓信號(hào)的輸入端子上, 所述第3M0S晶體管的柵極端子連接在所述時(shí)鐘信號(hào)的輸入端子上,所述第3M0S晶體管的輸入側(cè)端子連接在所述第IMOS晶體管以及第2M0S晶體管的輸出側(cè)端子上,且所述第 3M0S晶體管的輸出側(cè)端子被接地,所述第4M0S晶體管的柵極端子連接在所述時(shí)鐘信號(hào)的輸入端子上,所述第4M0S晶體管的輸入側(cè)端子連接在電源電壓的輸入端子上,且所述第4M0S晶體管的輸出側(cè)端子連接在所述第IMOS晶體管的輸入側(cè)端子上,所述第5M0S晶體管的柵極端子連接在所述時(shí)鐘信號(hào)的輸入端子上,所述第5M0S晶體管的輸入側(cè)端子連接在所述電源電壓的輸入端子上,且所述第5M0S晶體管的輸出側(cè)端子連接在所述第2M0S晶體管的輸入側(cè)端子上,從所述第IMOS晶體管的輸入側(cè)端子與所述第4M0S晶體管的輸出側(cè)端子之間的第1連接點(diǎn)輸出所述第1輸出電壓信號(hào),且從所述第2M0S晶體管的輸入側(cè)端子與所述第5M0S晶體管的輸出側(cè)端子之間的第2連接點(diǎn)輸出所述第2輸出電壓信號(hào)。
3.根據(jù)權(quán)利要求1或者2所述的比較器,其特征在于,所述差動(dòng)鎖存電路部具有溝道極性為第1極性的第6M0S晶體管 第9M0S晶體管、以及溝道極性為與所述第1極性不同的第2極性的第10M0S晶體管 第13M0S晶體管,所述第6M0S晶體管的柵極端子連接在所述第10M0S晶體管的柵極端子上,所述第6M0S 晶體管的輸入側(cè)端子連接在所述第10M0S晶體管的輸出側(cè)端子上,且所述第6M0S晶體管的輸出側(cè)端子被接地,所述第7M0S晶體管的柵極端子連接在所述第11M0S晶體管的柵極端子上,所述第7M0S 晶體管的輸入側(cè)端子連接在所述第11M0S晶體管的輸出側(cè)端子上,且所述第7M0S晶體管的輸出側(cè)端子被接地,所述第6M0S晶體管的輸入側(cè)端子與所述第10M0S晶體管的輸出側(cè)端子之間的第3連接點(diǎn)、以及所述第7M0S晶體管的輸入側(cè)端子與所述第11M0S晶體管的輸出側(cè)端子之間的第 4連接點(diǎn)分別連接在所述第7M0S晶體管的柵極端子與所述第11M0S晶體管的柵極端子之間的第5連接點(diǎn)、以及所述第6M0S晶體管的柵極端子與所述第10M0S晶體管的柵極端子之間的第6連接點(diǎn)上,所述第8M0S晶體管的柵極端子連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第1輸出電壓信號(hào)的輸出端子上,所述第8M0S晶體管的輸入側(cè)端子連接在所述第6M0S晶體管的輸入側(cè)端子上,且所述第8M0S晶體管的輸出側(cè)端子被接地,所述第9M0S晶體管的柵極端子連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第2輸出電壓信號(hào)的輸出端子上,第9M0S晶體管的輸入側(cè)端子連接在所述第7M0S晶體管的輸入側(cè)端子上, 且第9M0S晶體管的輸出側(cè)端子被接地,所述第12M0S晶體管的柵極端子連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第1輸出電壓信號(hào)的輸出端子上,所述第12M0S晶體管的輸入側(cè)端子連接在電源電壓的輸入端子上,且所述第12M0S晶體管的輸出側(cè)端子連接在所述第10M0S晶體管的輸入側(cè)端子上,所述第13M0S晶體管的柵極端子連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第2輸出電壓信號(hào)的輸出端子上,所述第13M0S晶體管的輸入側(cè)端子連接在所述電源電壓的輸入端子上, 且所述第13M0S晶體管的輸出側(cè)端子連接在所述第11M0S晶體管的輸入側(cè)端子上, 從所述第3連接點(diǎn)以及所述第4連接點(diǎn)輸出所述比較結(jié)果。
4.根據(jù)權(quán)利要求3所述的比較器,其特征在于,所述差動(dòng)鎖存電路部還具有溝道極性為所述第1極性的第14M0S晶體管以及第15M0S晶體管,所述第14M0S晶體管的柵極端子連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第1輸出電壓信號(hào)的輸出端子上,所述第14M0S晶體管的輸入側(cè)端子連接在所述第10M0S晶體管的輸入側(cè)端子上,且所述第14M0S晶體管的輸出側(cè)端子被接地,所述第15M0S晶體管的柵極端子連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第2輸出電壓信號(hào)的輸出端子上,所述第15M0S晶體管的輸入側(cè)端子連接在所述第11M0S晶體管的輸入側(cè)端子上,且所述第15M0S晶體管的輸出側(cè)端子被接地。
5.根據(jù)權(quán)利要求2 4中的任意一項(xiàng)所述的比較器,其特征在于, 還具備補(bǔ)償偏移電壓的偏移電壓補(bǔ)償電路,所述偏移電壓補(bǔ)償電路具有第1補(bǔ)償用MOS晶體管,其輸入側(cè)以及輸出側(cè)端子分別連接在所述第IMOS晶體管的輸入側(cè)以及輸出側(cè)端子上;第2補(bǔ)償用MOS晶體管,其輸入側(cè)以及輸出側(cè)端子分別連接在所述第2M0S晶體管的輸入側(cè)以及輸出側(cè)端子上;電壓調(diào)整部,其連接在所述第1補(bǔ)償用MOS晶體管以及所述第2補(bǔ)償用MOS晶體管的各柵極端子上,調(diào)整各柵極電壓;控制電路部,其控制所述電壓調(diào)整部對(duì)所述第1補(bǔ)償用MOS晶體管以及所述第2補(bǔ)償用MOS晶體管的所述柵極電壓的調(diào)整動(dòng)作;以及切換部,其切換將所述第1輸入電壓信號(hào)以及所述第2輸入電壓信號(hào)進(jìn)行比較的動(dòng)作和補(bǔ)償所述偏移電壓的動(dòng)作。
6.根據(jù)權(quán)利要求2 4中的任意一項(xiàng)所述的比較器,其特征在于, 還具備補(bǔ)償偏移電壓的偏移電壓補(bǔ)償電路,所述偏移電壓補(bǔ)償電路具有第1可變電容元件,其連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第1輸出電壓信號(hào)的輸出端子上;第2可變電容元件,其連接在所述差動(dòng)放大電路部?jī)?nèi)的所述第2輸出電壓信號(hào)的輸出端子上;控制電路部,其對(duì)所述第1可變電容元件以及所述第2可變電容元件的電容進(jìn)行調(diào)整控制;以及切換部,其對(duì)將所述第1輸入電壓信號(hào)以及所述第2輸入電壓信號(hào)進(jìn)行比較的動(dòng)作、以及補(bǔ)償所述偏移電壓的動(dòng)作進(jìn)行切換。
7.根據(jù)權(quán)利要求2 6中的任意一項(xiàng)所述的比較器,其特征在于,所述差動(dòng)放大電路部還具有溝道極性為所述第1極性的第16M0S晶體管以及第17M0S晶體管,所述第16M0S晶體管的輸入側(cè)以及輸出側(cè)端子分別連接在所述第IMOS晶體管的輸入側(cè)以及輸出側(cè)端子上,且所述第16M0S晶體管的柵極端子連接在第3輸入電壓信號(hào)的輸入端子上,所述第17M0S晶體管的輸入側(cè)以及輸出側(cè)端子分別連接在所述第2M0S晶體管的輸入側(cè)以及輸出側(cè)端子上,且所述第17M0S晶體管的柵極端子連接在第4輸入電壓信號(hào)的輸入端子上,所述第IMOS晶體管、第2M0S晶體管、第16M0S晶體管以及第17M0S晶體管的各自的溝道寬度W和溝道長(zhǎng)度L之比W/L被調(diào)整為能夠以規(guī)定的插值電壓來進(jìn)行比較動(dòng)作。
8.一種模數(shù)轉(zhuǎn)換器,具有多個(gè)比較器,該多個(gè)比較器被輸入輸入電壓信號(hào)、與該輸入電壓信號(hào)進(jìn)行比較的參考電壓信號(hào)以及時(shí)鐘信號(hào),并對(duì)所述輸入電壓信號(hào)和所述參考電壓信號(hào)的比較結(jié)果進(jìn)行輸出;以及編碼器,其根據(jù)從所述多個(gè)比較器輸出的所述比較結(jié)果來輸出與所述輸入電壓信號(hào)相對(duì)應(yīng)的數(shù)字信號(hào),其中,所述比較器具有差動(dòng)放大電路部,其根據(jù)所述時(shí)鐘信號(hào)進(jìn)行動(dòng)作,輸出分別與所述輸入電壓信號(hào)以及所述參考電壓信號(hào)的值相對(duì)應(yīng)且將所述輸入電壓信號(hào)以及所述參考電壓信號(hào)放大后的第1輸出電壓信號(hào)以及第2輸出電壓信號(hào);以及差動(dòng)鎖存電路部,其根據(jù)所述第1輸出電壓信號(hào)以及所述第2輸出電壓信號(hào)進(jìn)行動(dòng)作,保持且輸出所述輸入電壓信號(hào)和所述參考電壓信號(hào)的所述比較結(jié)果。
全文摘要
在比較器以及具備該比較器的A/D轉(zhuǎn)換器中,能夠解除在以往的比較器中存在的極性不同的兩個(gè)時(shí)鐘信號(hào)間的時(shí)序偏差的問題、且實(shí)現(xiàn)低電力動(dòng)作。提供一種比較器以及具備多個(gè)該比較器的A/D轉(zhuǎn)換器,所述比較器具備差動(dòng)放大電路部,輸入第1以及第2輸入電壓信號(hào)、和時(shí)鐘信號(hào),根據(jù)時(shí)鐘信號(hào)進(jìn)行動(dòng)作,輸出分別與第1以及第2輸入電壓信號(hào)的值相對(duì)應(yīng)且放大的第1以及第2輸出電壓信號(hào);以及差動(dòng)鎖存電路部,根據(jù)第1以及第2輸出電壓信號(hào)進(jìn)行動(dòng)作,保持且輸出第1以及第2輸入電壓信號(hào)的比較結(jié)果。
文檔編號(hào)H03M1/36GK102204097SQ20098014361
公開日2011年9月28日 申請(qǐng)日期2009年10月28日 優(yōu)先權(quán)日2008年10月31日
發(fā)明者宮原正也, 松澤昭 申請(qǐng)人:國(guó)立大學(xué)法人東京工業(yè)大學(xué)