專利名稱：一種恒流驅(qū)動芯片上電復位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設計領(lǐng)域，尤其涉及的是一種恒流驅(qū)動芯片上電復位電路。
背景技術(shù)：
對于一般的電路系統(tǒng)而言，在上電初期，電源電壓還未達到穩(wěn)定的預期狀態(tài)，因 此，許多電路元器件(例如半導體器件等)以及電路節(jié)點的電壓和邏輯狀態(tài)是不穩(wěn)定的。如 果在上電初期電器元器件或電路節(jié)點的電壓或邏輯狀態(tài)發(fā)生改變，那么電路系統(tǒng)很可能產(chǎn) 生不期望的錯誤，影響上電后的正常運行。為了使電路系統(tǒng)在每次上電后都能從設計者所 期望的狀態(tài)開始操作，一般的做法是利用一個專門的上電復位電路在上電初期產(chǎn)生一個復 位信號(一般稱之為“P0R”信號)，在電源穩(wěn)定后的一段時間內(nèi)，該復位信號可強制電路系 統(tǒng)處在設計者所期望的初始狀態(tài)，待復位信號的有效期結(jié)束后，電路系統(tǒng)再從所期望的初 始狀態(tài)開始運行。圖1揭示了一種現(xiàn)有上電復位電路，其包括由電阻R1、電容Cl組成的延遲電路 100以及方波整形電路101。電阻Rl的輸入端接電源VDD，其輸出節(jié)點102分別接電容Cl 與方波整形電路101。方波整形電路101可以是業(yè)界習知電路，在此不做贅述。圖1揭示的上電復位電路有如下兩個缺點第一，由于電源VDD的上升速度取決于諸多因素，例如，所使用電源的瞬態(tài)響應和 輸出阻抗，電源和電路系統(tǒng)之間連接線的電阻，電源和地之間的電容的大小，電路系統(tǒng)初始 耗電電流的大小等等，當電源VDD的上升時間比電阻R1、電容Cl的延遲時間還長的情況下， 將不存在Tl時間段，S卩，在電源VDD處于穩(wěn)定狀態(tài)時，PORl信號已經(jīng)處于高電平狀態(tài)，此時， 高電平電壓即為電源VDD的實際輸出電壓，二者沿斜線同步上升，因此，上電復位信號PORl 也就沒能在預期的時間內(nèi)有效地產(chǎn)生；如果要在集成電路中保證延遲電路100的延遲時間 遠大于電源VDD的上升時間，僅僅依靠集成電路內(nèi)部的電阻Rl和電容Cl很難實現(xiàn)，除非在 集成電路外圍使用兆歐姆級的電阻和微法拉級的電容，這樣就會占用一個集成電路管腳， 增加集成電路外圍元件的數(shù)量，而且，由于電源VDD上升速度的不確定性，并不能保證電路 系統(tǒng)在所有情形下上電復位信號都能有效地產(chǎn)生。第二，如果電源VDD突然掉電，電容Cl儲存的電荷需經(jīng)電阻Rl泄放到電源VDD，由 于電阻Ri與電容Cl的值都較大，因此，電容C 1儲存的電荷需要較長時間才能放完。如果 電源VDD掉電后很快再次上電，則由于電容Cl儲存的電荷來不及放完，所以節(jié)點102的電 壓較高，使得方波整形電路100始終輸出高電平，上電復位信號PORl也不能有效地產(chǎn)生。圖2揭示了另外一種較為常見的上電復位電路，其包括電壓監(jiān)測器200、延時電路 201以及邏輯運算器202。電壓監(jiān)測器200用于監(jiān)測電源VDD，當電源VDD的電壓低于電壓 監(jiān)測器200的門限值Vg時，其輸出P0R2為零(低電平)，當電源VDD高于電壓監(jiān)測器200 的門限值Vg時，P0R2為電源VDD的電壓(高電平)。P0R2在延時電路201中產(chǎn)生延時信 號P0R3(延時時間為T3)，P0R2和P0R3均輸入至邏輯運算器202中進行“與”運算，最終產(chǎn) 生出真正的復位信號P0R4。在第一次上電、掉電、再上電等過程中，P0R4都可以有效產(chǎn)生。但是，此類上電復位電路也有一些問題第一，電壓監(jiān)測器200的內(nèi)部結(jié)構(gòu)比較復雜，一般包括參考電壓產(chǎn)生電路、電源分 壓電路、比較器等，這些電路都會消耗靜態(tài)電源電流，從而在一定程度上增加電路系統(tǒng)的功 耗，尤其是當電路系統(tǒng)待機狀態(tài)時，這部分增加的功耗可能較為突出。第二，電壓監(jiān)測器200的門限值Vg較難選擇設置過高，電路系統(tǒng)運行過程中一旦 電源VDD產(chǎn)生波動，就可能觸發(fā)電壓監(jiān)測器200，使電路系統(tǒng)發(fā)生錯誤復位，帶來嚴重的后 果，而且，在大多數(shù)情況下，設計者的初衷是希望電路系統(tǒng)在較寬的電源電壓范圍內(nèi)都能夠 正常工作；如果把電壓監(jiān)測器200的門限值Vg設置過低，在很多情況下又不能起到對電路 系統(tǒng)進行強制復位的作用。因此，圖2中揭示的上電復位電路不僅功耗大，而且其性能也不穩(wěn)定。綜上所述，提供一種性能可靠、功耗較低的上電復位電路實屬必要。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種性能穩(wěn)定，復位電壓范圍可調(diào)節(jié)的、功耗 較低的上電復位電路。本發(fā)明的技術(shù)方案如下一種恒流驅(qū)動芯片上電復位電路，包括電源跟隨控制模塊、施密特觸發(fā)模塊和反 相模塊；所述電源跟隨控制模塊，用于在電源電壓VDD波動時，控制所述施密特觸發(fā)模塊的 觸發(fā)端電壓跟隨電源電壓VDD變化；所述施密特觸發(fā)模塊，用于根據(jù)所述觸發(fā)端電壓輸出 上電復位信號；所述反相模塊，用于將所述上電復位信號反相輸出。應用于上例，所述電源跟隨控制模塊包括第一 NMOS管和第一鏡像電路，第一 PMOS 管和第二鏡像電路，所述第一 NMOS管的漏極與恒流源Vbias連接，所述第一 PMOS管的漏極 與所述第一鏡像電路的漏極連接；所述第一鏡像電路用于形成所述第一 NMOS管的鏡像電 流，所述第二鏡像電路用于形成第一 PMOS管的鏡像電流；還包括一電容，所述第二鏡像電 路的漏極分別與所述電容的一端、所述施密特觸發(fā)模塊的觸發(fā)端連接，所述電容另外一端 接地。應用于上述各例，所述電容由至少一個N型MOS管等效形成。應用于上述各例，所述電容由至少兩個N型MOS管并聯(lián)形成。應用于上述各例，所述第一鏡像電路為一 N型MOS管，或由至少兩個N型MOS管并 聯(lián)形成。應用于上述各例，所述第二鏡像電路為一 P型MOS管，或由至少兩個P型MOS管并 聯(lián)形成。應用于上述各例，所述第一鏡像電路為一 N型MOS管，所述第二鏡像電路為一 P型 MOS管，或由至少兩個P型MOS管并聯(lián)形成。 應用于上述各例，所述第一鏡像電路由至少兩個N型MOS管并聯(lián)形成，所述第二鏡 像電路為一 P型MOS管，或由至少兩個P型MOS管并聯(lián)形成。 應用于上述各例，所述施密特觸發(fā)模塊包括第二 PMOS管、第三PMOS管、第四PMOS 管、第二匪OS管、第三匪OS管和第四匪OS管，所述第三PMOS管、第二 PMOS管、第二匪OS 管、第三NMOS管依次串聯(lián)，所述第二 PMOS管的漏極和所述第二 NMOS管的漏極連接，所述第三PMOS管的源極連接電源電壓，所述第三NMOS管的源極接地，所述第四PMOS管的源極 連接所述第三PMOS管的漏極，所述第四PMOS管的漏極接地，所述第四PMOS管的柵極連接 所述第二 PMOS管的漏極，所述第四NMOS管的源極連接所述第三NMOS管的漏極，所述第四 NMOS管的漏極連接電源電壓，所述第四NMOS管的柵極連接所述第二 NMOS管的漏極。應用于上述各例，所述反相模塊包括串聯(lián)的第五PMOS管和第五NMOS管。采用上述方案，本發(fā)明通過電源跟隨控制電路使施密特觸發(fā)器的觸發(fā)端電壓跟隨 電源電壓在一定范圍內(nèi)變化，其與電源電壓VDD的差值可以通過調(diào)節(jié)恒流源Vbias進行調(diào) 控，同時也可以通過調(diào)節(jié)鏡像MOS管的寬長比來獲得較為合適的跟隨電壓，避免電路系統(tǒng) 發(fā)生錯誤復位。


圖1為一種現(xiàn)有技術(shù)的示意圖；圖2為另一種現(xiàn)有技術(shù)的示意圖；圖3是本發(fā)明上電復位電路的電路原理圖；圖4是本發(fā)明上電復位電路電源初上電的仿真波形圖；圖5是本發(fā)明上電復位電路電源出現(xiàn)噪聲的仿真波形圖；圖4、圖5波形說明由下而上波形依次為電源VDD、復位信號Reset、觸發(fā)端電壓。
具體實施例方式以下結(jié)合附圖和具體實施例，對本發(fā)明進行詳細說明。如圖3所示，本實施例提供一種恒流驅(qū)動芯片上電復位電路，包括電源跟隨控制 電路、施密特觸發(fā)器和反相器；所述電源跟隨控制電路，用于在電源電壓VDD波動時，控制所述施密特觸發(fā)器的 觸發(fā)端電壓跟隨電源電壓VDD變化；圖3所示為一種電源跟隨控制電路的具體實施方式
，包括第一 NMOS管m和第一 鏡像NMOS管m ’，第一 PMOS管和第二鏡像PMOS管P1’，所述第一 NMOS的漏極與外部恒流源 Vbias連接，該恒流源能夠給電源跟隨控制電路提供恒定電流，所述第一 PMOS的漏極與所 述第一鏡像NMOS的漏極連接；所述第一鏡像NMOS用于形成所述第一 NMOS的鏡像電流，所 述第二鏡像PMOS用于形成第一 PMOS的鏡像電流；還包括至少一電容，所述第二鏡像PMOS 的漏極與所述電容的一端、所述施密特觸發(fā)器的觸發(fā)端連接，所述電容另外一端接地。調(diào)節(jié) 該電容的電容值，可以調(diào)節(jié)充電速度，進而調(diào)節(jié)施密特觸發(fā)器的觸發(fā)端電壓變化速度。該電 容的電容值根據(jù)實際情況確定即可，本實施例對此并無限制。所述施密特觸發(fā)器，用于根據(jù)所述觸發(fā)端電壓輸出上電復位信號；所述反相器，用 于將所述上電復位信號反相輸出。例如，所述電容由一 NMOS等效形成，調(diào)節(jié)該NMOS的寬長比，可以改變其充電速度。例如，所述第一鏡像MOS由兩個以上N型MOS管并聯(lián)形成，所述第二鏡像MOS由兩 個以上P型MOS并聯(lián)形成。例如，所述施密特觸發(fā)模塊包括第二 P型MOS管、第三P型MOS管、第四P型MOS 管、第二 N型MOS管、第三N型MOS管和第四N型MOS管，所述第三P型MOS管、第二 P型MOS管、第二 N型MOS管、第三N型MOS管依次串聯(lián)，所述第二 P型MOS管的漏極和所述第二 N型MOS管的漏極連接，所述第三P型MOS管的源極連接電源電壓，所述第三N型MOS管的 源極接地，所述第四P型MOS管的源極連接所述第三P型MOS管的漏極，所述第四P型MOS 管的漏極接地，所述第四P型MOS管的柵極連接所述第二 P型MOS管的漏極，所述第四N型 MOS管的源極連接所述第三N型MOS管的漏極，所述第四N型MOS管的漏極連接電源電壓， 所述第四N型MOS管的柵極連接所述第二 N型MOS管的漏極。例如，所述反相模塊包括串聯(lián)的第五PMOS管和第五NMOS管。如圖4所示，系統(tǒng)上電初期，VDD從0開始逐漸上升，電源通過第一鏡像PMOS管 ΡΓ向NMOS管NO充電，施密特觸發(fā)器觸發(fā)端電壓開始上升，至施密特觸發(fā)器翻轉(zhuǎn)閾值電壓 時，施密特觸發(fā)器輸出高電平的復位信號，經(jīng)過反相器反相后輸出低電平有效地復位信號， 在電源電壓VDD達到穩(wěn)定時，施密特觸發(fā)器觸發(fā)端電壓也穩(wěn)定，觸發(fā)器不再翻轉(zhuǎn)，電路進入 穩(wěn)定工作狀態(tài)。如圖5所示，電路系統(tǒng)運行過程中，電源VDD產(chǎn)生波動時，電源跟隨控制電路可以 使施密特觸發(fā)器的觸發(fā)端電壓跟隨電源電壓在一定范圍內(nèi)變化，其與電源電壓VDD的差值 可以通過調(diào)節(jié)恒流源Vbias進行調(diào)控，同時也可以通過調(diào)節(jié)鏡像MOS管的寬長比來獲得較 為合適的跟隨電壓，避免電路系統(tǒng)發(fā)生錯誤復位，而且，在大多數(shù)情況下，不同使用者對電 路系統(tǒng)的工作電源電壓范圍要求不同，而本發(fā)明上述各實施例的復位電路剛好可以滿足這 一要求，即通過調(diào)節(jié)Vbias獲得理想的復位電壓波動范圍，另外當電路系統(tǒng)待機狀態(tài)時，本 發(fā)明的上述各實施例，上電復位電路功耗很低。應當理解，對本領(lǐng)域普通技術(shù)人員來說，可以根據(jù)上述說明加以改進或變換，而所 有這些改進和變換都應屬于本發(fā)明所附權(quán)利要求的保護范圍。
權(quán)利要求
一種恒流驅(qū)動芯片上電復位電路，其特征在于，包括電源跟隨控制模塊、施密特觸發(fā)模塊和反相模塊；所述電源跟隨控制模塊，用于在電源電壓VDD波動時，控制所述施密特觸發(fā)模塊的觸發(fā)端電壓跟隨電源電壓VDD變化；所述施密特觸發(fā)模塊，用于根據(jù)所述觸發(fā)端電壓輸出上電復位信號；所述反相模塊，用于將所述上電復位信號反相輸出。
2.根據(jù)權(quán)利要求1所述的上電復位電路，其特征在于，所述電源跟隨控制模塊包括第 一 NMOS管和第一鏡像電路，第一 PMOS管和第二鏡像電路，所述第一 NMOS管的漏極與恒流 源Vbias連接，所述第一 PMOS管的漏極與所述第一鏡像電路的漏極連接；所述第一鏡像電 路用于形成所述第一 NMOS管的鏡像電流，所述第二鏡像電路用于形成第一 PMOS管的鏡像 電流；還包括一電容，所述第二鏡像電路的漏極分別與所述電容的一端、所述施密特觸發(fā)模 塊的觸發(fā)端連接，所述電容另外一端接地。
3.根據(jù)權(quán)利要求2所述的上電復位電路，其特征在于，所述電容由至少一個N型MOS管 等效形成。
4.根據(jù)權(quán)利要求3所述的上電復位電路，其特征在于，所述電容由至少兩個N型MOS管 并聯(lián)形成。
5.根據(jù)權(quán)利要求3或4所述的上電復位電路，其特征在于，所述第一鏡像電路為一N型 MOS管，或由至少兩個N型MOS管并聯(lián)形成。
6.根據(jù)權(quán)利要求3或4所述的上電復位電路，其特征在于，所述第二鏡像電路為一P型 MOS管，或由至少兩個P型MOS管并聯(lián)形成。
7.根據(jù)權(quán)利要求3或4所述的上電復位電路，其特征在于，所述第一鏡像電路為一N型 MOS管，所述第二鏡像電路為一 P型MOS管，或由至少兩個P型MOS管并聯(lián)形成。
8.根據(jù)權(quán)利要求3或4所述的上電復位電路，其特征在于，所述第一鏡像電路由至少兩 個N型MOS管并聯(lián)形成，所述第二鏡像電路為一 P型MOS管，或由至少兩個P型MOS管并聯(lián) 形成。
9.根據(jù)權(quán)利要求1所述的上電復位電路，其特征在于，所述施密特觸發(fā)模塊包括第二 PMOS管、第三PMOS管、第四PMOS管、第二 NMOS管、第三NMOS管和第四匪OS管，所述第三 PMOS管、第二 PMOS管、第二 NMOS管、第三NMOS管依次串聯(lián)，所述第二 PMOS管的漏極和所述 第二 NMOS管的漏極連接，所述第三PMOS管的源極連接電源電壓，所述第三NMOS管的源極 接地，所述第四PMOS管的源極連接所述第三PMOS管的漏極，所述第四PMOS管的漏極接地， 所述第四PMOS管的柵極連接所述第二 PMOS管的漏極，所述第四NMOS管的源極連接所述第 三NMOS管的漏極，所述第四NMOS管的漏極連接電源電壓，所述第四NMOS管的柵極連接所 述第二 NMOS管的漏極。
10.根據(jù)權(quán)利要求1所述的上電復位電路，其特征在于，所述反相模塊包括串聯(lián)的第五 PMOS管和第五NMOS管。
全文摘要
本發(fā)明公開了一種恒流驅(qū)動芯片上電復位電路，包括電源跟隨控制模塊、施密特觸發(fā)模塊和反相模塊；所述電源跟隨控制模塊，用于在電源電壓VDD波動時，控制所述施密特觸發(fā)模塊的觸發(fā)端電壓跟隨電源電壓VDD變化；所述施密特觸發(fā)模塊，用于根據(jù)所述觸發(fā)端電壓輸出上電復位信號；所述反相模塊，用于將所述上電復位信號反相輸出。
文檔編號H03K17/22GK101882926SQ20101021802
公開日2010年11月10日 申請日期2010年6月24日 優(yōu)先權(quán)日2010年6月24日
發(fā)明者徐微, 邵寅亮, 阮為 申請人:北京巨數(shù)數(shù)字技術(shù)開發(fā)有限公司