專利名稱：零相位誤差鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種鎖相環(huán)，鎖相環(huán)中含有具有 鎖定指定信號頻率、指定信號相位功能的鑒頻鑒相器。
背景技術(shù)：
隨著集成電路技術(shù)的飛速發(fā)展，單片硅晶體上集成的晶體管數(shù)越來越多，且芯片 的工作速度也越來越高。與過去的低速低集成度芯片相比，這對時(shí)鐘的要求更為嚴(yán)格。無 論是在片外還是片內(nèi)，都要求時(shí)鐘信號的頻率穩(wěn)定度高抖動小，各模塊間時(shí)鐘信號的相位 偏移足夠小。但是，由于寄生效應(yīng)的存在，這樣的高頻高速時(shí)鐘信號不可能直接從外部輸入 到芯片內(nèi)。只能通過增加額外的電路模塊如鎖相環(huán)實(shí)現(xiàn)。鎖相環(huán)將低頻高穩(wěn)定度信號倍頻， 得到高速時(shí)鐘信號后，驅(qū)動芯片內(nèi)部電路。但是，在鎖相環(huán)反饋回路上的分頻器會引入額外 的延時(shí)，這個(gè)延時(shí)不僅僅與分頻數(shù)有關(guān)，還與制造工藝、電源電壓、溫度有關(guān)。所以壓控振蕩 器VCO的輸出與輸入的時(shí)鐘信號之間有一個(gè)不可預(yù)測的時(shí)延。對于高速時(shí)鐘信號，這個(gè)“很 小的”不確定的時(shí)延會造成很大的相位差，各模塊間(或片內(nèi)外電路)將不能工作在同一相 位下，這將制約芯片的工作速度和可靠性。傳統(tǒng)的電荷泵鎖相環(huán)電路如圖6所示，主要的電路模塊包括鑒頻鑒相器PFD， 電荷泵CP，環(huán)路濾波器LPF，壓控振蕩器VCO和分頻器。PFD檢測fMf和的相位差，然后 CP將相位差信號轉(zhuǎn)化為電壓信號，并經(jīng)過LPF后控制VCO的輸出信號頻率。當(dāng)環(huán)路鎖定后，
fref= f1;，fvco= NXfref，并且 fref 與 相位鎖定。圖6的電路的一個(gè)問題在于PFD只檢測了 與f,ef的相位差。當(dāng)環(huán)路鎖定后， 能夠?qū)崿F(xiàn)同頻同相。但是分頻器的存在導(dǎo)致&與4。存在一個(gè)延時(shí)差A(yù)t。圖7
給出了環(huán)路鎖定后的波形示意圖。由于受到工藝參數(shù)、電源電壓和環(huán)境溫度的影響，At的 大小是不可預(yù)測的，因此導(dǎo)致&。。和fref的相位無法鎖定。這在某些應(yīng)用中會引起嚴(yán)重的時(shí) 序問題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是克服現(xiàn)有技術(shù)中的缺陷，解決鎖相環(huán)在鎖定頻率后 不能鎖定壓控振蕩器VCO輸出與輸入?yún)⒖夹盘栭g的相位的問題。為解決上述技術(shù)問題，本發(fā)明提供一種零相位誤差鎖相環(huán)，包含鑒頻鑒相器PFD， 電荷泵CP，環(huán)路濾波器LPF，壓控振蕩器VCO和一分頻器，其特征是，所述鑒頻鑒相器PFD包 含四個(gè)輸入端口，四個(gè)端口輸入的信號分別為外部參考源fref、壓控振蕩器VCO輸出的振蕩 信號fv。。、外部參考源經(jīng)過另一分頻器分頻M倍得到的參考信號fMf工和壓控振蕩器VCO 輸出的振蕩信號fv。。經(jīng)過一分頻器分頻N倍得到的反饋信號f”所述鑒頻鑒相器PFD包含兩個(gè)輸出端口，所述輸出端口與所述電荷泵CP輸入端連接。所述鑒頻鑒相器PFD對外部參考源f,ef和輸出振蕩信號fv。。的相位鎖定，對f,ef」和fl的頻率進(jìn)行鎖定。所述鑒頻鑒相器PFD包含邏輯門。所述鑒頻鑒相器PFD包含MOS管。
所述MOS管為PMOS管和/或匪OS管。所述鑒頻鑒相器PFD包含延時(shí)模塊Delay。本發(fā)明所達(dá)到的有益效果本發(fā)明的零相位誤差鎖相環(huán)實(shí)現(xiàn)對fMf—工和&鑒頻，對 fref和fv。。鑒相的功能，解決了壓控振蕩器VCO的輸出與輸入信號之間存在的不可預(yù)測的 時(shí)延問題，避免了在應(yīng)用中出現(xiàn)時(shí)序問題，使各模塊間(或片內(nèi)外電路)工作在同一相位下， 有效保證了芯片的工作速度和可靠性。


圖1是本發(fā)明的零相位誤差鎖相環(huán)電路結(jié)構(gòu)；
圖2鑒頻鑒相器零相位誤差鎖相環(huán)鎖定后的波形圖(M=l、N=4)； 圖3是圖1中鑒頻鑒相器的電路圖； 圖4是圖3的鑒頻鑒相器的波形圖； 圖5是鑒頻鑒相器的狀態(tài)轉(zhuǎn)移圖； 圖6是傳統(tǒng)的電荷鎖相環(huán)電路結(jié)構(gòu)； 圖7是圖6傳統(tǒng)鎖相環(huán)鎖定后的波形圖。
具體實(shí)施例方式下面結(jié)合附圖對本發(fā)明作進(jìn)一步描述。以下實(shí)施例僅用于更加清楚地說明本發(fā)明 的技術(shù)方案，而不能以此來限制本發(fā)明的保護(hù)范圍。圖1是應(yīng)用了本發(fā)明的鑒頻鑒相器的電荷泵零相位誤差鎖相環(huán)電路。電路模 塊包括鑒頻鑒相器PFD，電荷泵CP，環(huán)路濾波器LPF，壓控振蕩器VCO和分頻器。PFD將信 號輸入CP，然后CP將信號轉(zhuǎn)化為電壓信號，并經(jīng)過LPF后控制VCO的輸出信號。該鑒頻鑒 相器設(shè)有四個(gè)輸入端口，較傳統(tǒng)的鑒頻鑒相器增加了兩個(gè)輸入端口，增加了外部參考源fref 和輸出振蕩信號fv。。的相位鎖定功能。fMf—工為fref經(jīng)過分頻器分頻M倍得到的參考信號， f為fv。。經(jīng)過分頻器分頻N倍得到的反饋信號。M=1、N=4為例，當(dāng)f,ef」為低電位時(shí)，fref的 上升沿被檢測；當(dāng)為低電位時(shí)，fv。。的上升沿被檢測。由于fref—工是fMf的分頻輸出且 是fvco的分頻輸出，所以fMf—工的低電位脈寬只能是fMf的一個(gè)時(shí)鐘周期，而的低電位脈 寬只能是fv。。的一個(gè)時(shí)鐘周期。圖2為零相位誤差鎖相環(huán)環(huán)路鎖定后各點(diǎn)的信號波形。由于&與fMf」頻率鎖定， 4。與相位鎖定，所以圖3中的“+M”、“+N”分頻器引入的延時(shí)的影響可以忽略。圖3是本發(fā)明中一種實(shí)施例的鑒頻鑒相器的電路圖，以M=l、N=4為例，電路 包含組合邏輯門，由于無需使用時(shí)序觸發(fā)器，因此本發(fā)明中的PFD的工作速度高于傳統(tǒng)的 PFD。PMOS管mpl和mp2的源極均接到電源電壓上，mpl的柵極與mp2的柵極連接，同時(shí)與 NMOS管mn5和mn6的柵級連接，mpl的漏極與mn5的漏極連接，mp2的漏極與mn6的漏極連 接，mn5的源極與NMOS管mn2的漏極連接，mn6的源極與NMOS管mn4的漏極連接，mn2的 柵極連接到參考信號端，mn4的柵極連接到輸出振蕩信號fv。。端，mn2的源極與NMOS管mnl的漏極連接，mn4的源極與NMOS管mn3的漏極連接，mnUmn3的源極均接地。mnl的柵 極連接一或非門的輸出端ref,，此或非門的兩個(gè)輸入端分別為參考信號fref端、fMf經(jīng)過分 頻器分頻1倍得到的參考信號fMf—工端，mn3的柵極連接另一或非門的輸出端vccv此或非 門的兩個(gè)輸入端分別為輸出振蕩信號fv。。端、fvco經(jīng)過分頻器分頻4倍得到的反饋信號 端。mpl、mp2的柵極連接后與Delay延時(shí)模塊一端相連，Delay延時(shí)模塊另一端連接一與門 輸出端，與門輸入端分別為mpl、mp2的漏極。mpl的漏極與輸出信號UP間接由兩個(gè)反相器 組成的鎖存器，mp2的漏極與輸出信號DN間接由兩個(gè)反相器組成的鎖存器。UP、DN為電路的輸出狀態(tài)信號，UP為上升狀態(tài)信號，DN為下降狀態(tài)信號。電路的狀態(tài)轉(zhuǎn)移過程如圖5所示，其中，fref丨、fv。。丨表示被檢測的上升沿。假設(shè) 電路的初始狀態(tài)為00。當(dāng)VCCVfvra同時(shí)為1時(shí)，產(chǎn)生VCO下拉信號將DNb拉為0，則電路狀 態(tài)跳為01。當(dāng)參考信號f,ef的被檢測沿到來時(shí)使UP=1，電路的狀態(tài)由01轉(zhuǎn)化為11。此時(shí) UPb=DNb=O，所以mp 1、mp2將同時(shí)開啟。經(jīng)過短暫延時(shí)后，UPb、DNb被同時(shí)拉到1，則電路恢 復(fù)到00狀態(tài)。電路狀態(tài)由ΟΟ ΟΙ ΙΙ ΟΟ的一次轉(zhuǎn)變過程，就是鑒頻鑒相器完成一次檢測的 過程。UP、DN信號為1的時(shí)間差即為fv。。、f,ef被檢測沿的時(shí)間差，同時(shí)表征了輸入信號的相 位差。通過調(diào)節(jié)Delay模塊的延時(shí)，還可以實(shí)現(xiàn)去除“死區(qū)”的功能。圖4中，ref為基準(zhǔn)信號，vco為壓控振蕩器信號，ref下拉信號、vco下拉信號 的出現(xiàn)頻率分別與fMf—Pf1相同，而fref的上升沿、fv。。的上升沿分別決定了 ref下拉信號、 vco下拉信號的出現(xiàn)時(shí)間。所以，圖3所示鑒頻鑒相電路具有對fMf l和&鑒頻，對
fv。。鑒相的功能。以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人 員來說，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進(jìn)和變形，這些改進(jìn)和變形 也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種零相位誤差鎖相環(huán)，包含鑒頻鑒相器PFD，電荷泵CP，環(huán)路濾波器LPF，壓控振蕩 器VCO和一分頻器，其特征是，所述鑒頻鑒相器PFD包含四個(gè)輸入端口，四個(gè)端口輸入的信 號分別為外部參考源、所述壓控振蕩器VCO輸出的振蕩信號fv。。、外部參考源fMf經(jīng)過另 一分頻器分頻M倍得到的參考信號」和壓控振蕩器VCO輸出的振蕩信號fv。。經(jīng)過一分 頻器分頻N倍得到的反饋信號f”
2.根據(jù)權(quán)利要求1所述的零相位誤差鎖相環(huán)，其特征是，所述鑒頻鑒相器PFD包含兩個(gè) 輸出端口，所述輸出端口與所述電荷泵CP輸入端連接。
3.根據(jù)權(quán)利要求1所述的零相位誤差鎖相環(huán)，其特征是，所述鑒頻鑒相器PFD對外部參 考源和輸出振蕩信號fv。。的相位鎖定，對工和的頻率進(jìn)行鎖定。
4.根據(jù)權(quán)利要求1所述的零相位誤差鎖相環(huán)，其特征是，所述鑒頻鑒相器PFD包含邏輯門。
5.根據(jù)權(quán)利要求1所述的零相位誤差鎖相環(huán)，其特征是，所述鑒頻鑒相器PFD包含MOS管。
6.根據(jù)權(quán)利要求5所述的零相位誤差鎖相環(huán)，其特征是，所述MOS管為PMOS管和/或 NMOS 管。
7.根據(jù)權(quán)利要求1所述的零相位誤差鎖相環(huán)，其特征是，所述鑒頻鑒相器PFD包含延時(shí) 模塊Delay。
全文摘要
本發(fā)明屬于半導(dǎo)體集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種零相位誤差鎖相環(huán)，包含鑒頻鑒相器PFD，電荷泵CP，環(huán)路濾波器LPF，壓控振蕩器VCO和一分頻器，其特征是，所述鑒頻鑒相器PFD包含四個(gè)輸入端口，四個(gè)端口輸入的信號分別為外部參考源fref、壓控振蕩器VCO輸出的振蕩信號fvco、fref經(jīng)過另一分頻器分頻M倍得到的參考信號fref_1和fvco經(jīng)過一分頻器分頻N倍得到的反饋信號f1。本發(fā)明的零相位誤差鎖相環(huán)實(shí)現(xiàn)對fref_1和f1鑒頻，對fref和fvco鑒相的功能，解決了壓控振蕩器VCO的輸出與輸入信號之間存在的不可預(yù)測的時(shí)延問題，避免了在應(yīng)用中出現(xiàn)時(shí)序問題，有效保證了芯片的工作速度和可靠性。
文檔編號H03L7/08GK102006062SQ20101060392
公開日2011年4月6日 申請日期2010年12月24日 優(yōu)先權(quán)日2010年12月24日
發(fā)明者孫庭波, 廖浩勤, 李云初, 趙士燕 申請人:蘇州云芯微電子科技有限公司