專利名稱：下變頻與信號轉(zhuǎn)換集成系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及變壓器局部放電信號的采集裝置，尤其是一種下變頻與信號轉(zhuǎn)換集成 系統(tǒng)。
背景技術(shù)：
目前，公知的變壓器局部放電信號采集系統(tǒng)由分立式模擬下變頻、AD采樣卡構(gòu)成。 模擬下變頻負責(zé)將局部放電信號從高頻段搬移到低頻段，AD采樣卡負責(zé)頻譜搬移后信號的 數(shù)字化。模擬下變頻由一個本地振蕩器和一個乘法器組成，本地振蕩器負責(zé)產(chǎn)生不同頻率 的本振信號，乘法器完成局放信號與本振信號的相乘。局部放電信號進入模擬下變頻后，本 地振蕩器也產(chǎn)生本振信號，兩個信號同時進入乘法器相乘，因為時域上兩個信號的相乘等 同與頻域上相加減。所以通過將兩個信號相乘可以把局部放電信號的頻率搬移到與本振 信號差值的頻段。并且通過控制本振信號的頻率就控制我們想要觀察的頻段的局部放電信 號。局部放電信號經(jīng)過乘法器混頻后，馬上經(jīng)過一個低通濾波器，濾除與本振信號頻率相加 的高頻分量，輸出給后級AD采樣卡采樣。AD采樣卡由高速AD芯片和板載緩存構(gòu)成，高速 AD芯片完成信號的數(shù)字化，而板載緩存用于存放信號數(shù)字化后的數(shù)據(jù)。因為AD芯片的采樣 率非常高，每秒要產(chǎn)生幾十MByte的數(shù)據(jù)，如此大的數(shù)據(jù)量沒有緩存直接傳輸給后端工控 機不現(xiàn)實，所以這里必須板載緩存先把采樣數(shù)據(jù)存儲起來，然后把緩沖里的數(shù)據(jù)導(dǎo)給后端 工控機。采集系統(tǒng)的模擬下變頻，AD采樣卡物理上相互獨立。經(jīng)過模擬下變頻處理后的 局部放電信號必須通過同軸電纜傳輸?shù)紸D采樣卡。信號經(jīng)過接插件- > 同軸電纜- >接 插件，安裝不方便，并且有較大的插入損耗和容易引入干擾。最嚴重的問題是模擬下變頻 在混頻的時候會導(dǎo)致頻譜混疊，例如我們想采樣800M的信號，然后我們把本振信號設(shè)置為 790M，這樣經(jīng)過混頻后800M信號頻率變?yōu)?0M，但是780M的信號頻率也會變?yōu)?0M，AD采 樣卡采樣的IOM信號實際上是混頻前兩個頻段信號的疊加，降低了檢測結(jié)果的可靠性。

發(fā)明內(nèi)容
本發(fā)明的目的是為了解決上述現(xiàn)有技術(shù)的不足而提供的下變頻與信號轉(zhuǎn)換集成 系統(tǒng)，在一塊PCB板卡上實現(xiàn)下變頻與AD的一體化，省略同軸電纜的傳輸連接，信號損耗 小，減小干擾，且信號采集分析采用正交分解方式，去除單路混頻造成的頻譜混疊。為了達到上述目的，本發(fā)明所設(shè)計的下變頻與信號轉(zhuǎn)換集成系統(tǒng)，包括一 PCB板 和FPGA芯片，其特征是所述的PCB板為多層布板且集成有下變頻模塊，所述的下變頻模塊 包括濾波放大電路和與濾波放大電路相連接的兩混頻支路，所述的濾波放大電路由放大器 和一端連接有用來接入信號的信號接口的濾波器組成，所述的混頻支路包括一帶振蕩器信 號輸入口的乘法器和一低通濾波器，一振蕩器設(shè)有兩個用于輸出兩相位相差90度的本振 信號的信號輸出口，所述振蕩器的兩信號輸出口分別與兩乘法器的信號輸入口連接，所述 的下變頻模塊和FPGA芯片之間通過AD采樣卡直接連接。所述的FPGA芯片對數(shù)字信號進行處理分析，去除單路混頻造成的頻譜混疊。本發(fā)明采用模擬電路，數(shù)字電路集成設(shè)計在一 塊PCB板上，但在板內(nèi)模擬電路，數(shù)字電路分別獨立，降低相互間的干擾。采用雙路正交混 頻，局部放電信號同時進入兩個乘法器，與兩個正交的本振信號相乘混頻，然后交由后端兩 路AD采樣卡同時采集，信號采集分析采用正交分解方式，最后兩路數(shù)據(jù)同時進入FPGA芯片 做數(shù)字信號處理分析，去除單路混頻造成的頻譜混疊，可以減去原先用于連接的內(nèi)部同軸 電纜和消除頻譜混疊。作為上述結(jié)構(gòu)的進一步完善和補充，本發(fā)明還包含以下附加技術(shù)特征或這些特征 的任意組合所述的FPGA芯片設(shè)有采樣時鐘生成模塊、AD數(shù)據(jù)讀取模塊、數(shù)字下變頻模塊、功 率統(tǒng)計模塊、放電判決模塊和數(shù)據(jù)輸出模塊，所述的采樣時鐘生成模塊接收數(shù)字電路的時 鐘信號，所述的功率統(tǒng)計模塊和放電判決模塊分別進行功率統(tǒng)計和放電判決，最后通過數(shù) 據(jù)輸出模塊輸出數(shù)據(jù)，各個模塊對應(yīng)有獨立的硬件電路，可以方便實現(xiàn)并行運行，保證了采 樣信號的實時處理。所述的PCB板為8層布板，模擬、數(shù)字兩部分的電源完全隔離，減少高速數(shù)字電路 對模擬電路的干擾。所述FPGA芯片的數(shù)據(jù)線布線時采用等長處理，并用排阻起端接匹配的作用，減少 干擾。本發(fā)明得到的下變頻與信號轉(zhuǎn)換集成系統(tǒng)，在一塊PCB板卡上實現(xiàn)下變頻與AD采 樣卡的一體化，省略同軸電纜的傳輸連接，信號損耗小，減小干擾，且采用雙路正交混頻，局 部放電信號同時進入兩個乘法器，與兩個正交的本振信號相乘混頻，然后交由后端兩路AD 采樣卡同時采集，信號采集分析采用正交分解方式，最后兩路數(shù)據(jù)同時進入FPGA芯片做數(shù) 字信號處理分析，去除單路混頻造成的頻譜混疊，可以減去原先用于連接的內(nèi)部同軸電纜 和消除頻譜混疊。


圖1是本發(fā)明的電路原理框圖；圖2是本發(fā)明的信號頻譜搬移圖。
具體實施例方式下面通過實施例結(jié)合附圖對本發(fā)明作進一步的描述。如圖1、圖2所示，本實施例描述的下變頻與信號轉(zhuǎn)換集成系統(tǒng)，包括一 PCB板和 FPGA芯片，其特征是所述的PCB板為多層布板且集成有下變頻模塊，所述的下變頻模塊包 括濾波放大電路和與濾波放大電路相連接的兩混頻支路，所述的濾波放大電路由放大器和 一端連接有用來接入信號的信號接口的濾波器組成，所述的混頻支路包括一帶振蕩器信號 輸入口的乘法器和一低通濾波器，一振蕩器設(shè)有兩個用于輸出兩相位相差90度的本振信 號的信號輸出口，所述振蕩器的兩信號輸出口分別與兩乘法器的信號輸入口連接，所述的 下變頻模塊和FPGA芯片之間通過AD采樣卡直接連接。所述的FPGA芯片設(shè)有采樣時鐘生 成模塊、AD數(shù)據(jù)讀取模塊、數(shù)字下變頻模塊、功率統(tǒng)計模塊、放電判決模塊和數(shù)據(jù)輸出模塊， 采樣時鐘生成模塊接收數(shù)字電路的時鐘信號，功率統(tǒng)計模塊和放電判決模塊分別進行功率統(tǒng)計和放電判決，最后通過數(shù)據(jù)輸出模塊輸出數(shù)據(jù)。PCB板為采樣8層布板，模擬，數(shù)字電路隔離及高速布線方法。模擬、數(shù)字兩部分 的電源完全隔離，減少高速數(shù)字電路對模擬電路的干擾。數(shù)字部分的高速時鐘全部在源端 串電阻，并且時鐘線走在同一層，避免過孔，盡量走直線，必須拐彎時用用弧線代替折線。在 信號線和時鐘線之間通過布板層加以隔離，對時鐘信號線進行保護和屏蔽，將干擾降低到 最小。對于高速AD芯片出來的數(shù)據(jù)線，布線時采用等長處理，并用排阻起端接匹配的作用。 板上模擬部分設(shè)計了兩個混頻器和兩路正交的本振信號，局部放電信號進入系統(tǒng)后，先經(jīng) 濾波，放大，在進入混頻器前，一分為二，同時進入兩個混頻器混頻。然后分別數(shù)據(jù)轉(zhuǎn)換，完 成數(shù)字化。最后由FPGA對兩路數(shù)字信號進行數(shù)據(jù)處理，實現(xiàn)信號包絡(luò)恢復(fù)及功率統(tǒng)計，統(tǒng) 計后交由后級處理平臺。本發(fā)明所采用的技術(shù)方案是在一塊板卡上，采用8層PCB布板和模擬，數(shù)字電 路隔離，在保證噪聲水平的前提下實現(xiàn)下變頻和信號轉(zhuǎn)換的單板實現(xiàn)。并且在板上模擬部 分設(shè)計了兩個混頻器和兩路相位相差90度的本振信號，局部放電信號進入系統(tǒng)后，一分為 二，分別和兩個混頻器混頻，然后分別數(shù)據(jù)轉(zhuǎn)換，完成數(shù)字化。最后由FPGA對兩路數(shù)字信號 進行數(shù)據(jù)處理，實現(xiàn)信號包絡(luò)恢復(fù)及功率統(tǒng)計，統(tǒng)計后交由后級處理平臺。
權(quán)利要求
1.下變頻與信號轉(zhuǎn)換集成系統(tǒng)，包括一PCB板和FPGA芯片，其特征是所述的PCB板為 多層布板且集成有下變頻模塊，所述的下變頻模塊包括濾波放大電路和與濾波放大電路相 連接的兩混頻支路，所述的濾波放大電路由放大器和一端連接有用來接入信號的信號接口 的濾波器組成，所述的混頻支路包括一帶振蕩器信號輸入口的乘法器和一低通濾波器，一 振蕩器設(shè)有兩個用于輸出兩相位相差90度的本振信號的信號輸出口，所述振蕩器的兩信 號輸出口分別與兩乘法器的信號輸入口連接，所述的下變頻模塊和FPGA芯片之間通過AD 采樣卡直接連接。
2.根據(jù)權(quán)利要求1所述的下變頻與信號轉(zhuǎn)換集成系統(tǒng)，其特征是所述的FPGA芯片設(shè)有 采樣時鐘生成模塊、AD數(shù)據(jù)讀取模塊、數(shù)字下變頻模塊、功率統(tǒng)計模塊、放電判決模塊和數(shù) 據(jù)輸出模塊，所述的采樣時鐘生成模塊接收數(shù)字電路的時鐘信號，所述的功率統(tǒng)計模塊和 放電判決模塊分別進行功率統(tǒng)計和放電判決。
3.根據(jù)權(quán)利要求1或2所述的下變頻與信號轉(zhuǎn)換集成系統(tǒng)，其特征是所述的PCB板為 8層布板。
4.根據(jù)權(quán)利要求3所述的下變頻與信號轉(zhuǎn)換集成系統(tǒng)，其特征是所述FPGA芯片的數(shù)據(jù) 線布線時采用等長處理，并用排阻起端接匹配的作用。
全文摘要
本發(fā)明所設(shè)計的下變頻與信號轉(zhuǎn)換集成系統(tǒng)，涉及變壓器局部放電信號采集裝置，解決了目前模擬下變頻處理后的局部放電信號必須通過同軸電纜傳輸?shù)紸D采樣卡，干擾大，檢測結(jié)果可靠性差的技術(shù)問題。本發(fā)明包括一PCB板和FPGA芯片，其特征是所述的PCB板為多層布板且集成有下變頻模塊，所述的下變頻模塊包括濾波放大電路和與濾波放大電路相連接的兩混頻支路，所述的濾波放大電路由放大器和一端連接有用來接入信號的信號接口的濾波器組成，所述的混頻支路包括一乘法器和一低通濾波器接。本發(fā)明在一塊PCB板卡上實現(xiàn)下變頻與AD采樣卡的一體化，省略同軸電纜的傳輸連接，信號損耗小，減小干擾，且去除單路混頻造成的頻譜混疊。
文檔編號H03D7/16GK102055408SQ20101061624
公開日2011年5月11日 申請日期2010年12月30日 優(yōu)先權(quán)日2010年12月30日
發(fā)明者汪業(yè), 謝東, 謝煒 申請人:杭州柯林電力設(shè)備有限公司