專利名稱：一種超低壓與非門電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于采用CMOS工藝實(shí)現(xiàn)的超低壓電路技術(shù)領(lǐng)域，特別涉及超低壓與非門 電路。
背景技術(shù)：
功耗問題正成為超大規(guī)模集成電路系統(tǒng)的一個(gè)重要的限制因素。目前便攜式設(shè)備 的市場需求量不斷增加，以電池作為電源的電子產(chǎn)品越來越多，為了延長電池壽命，研究人 員對低功耗電路的要求越來越迫切。而對于固定電路應(yīng)用，最高工作溫度也要求電路的功 耗越來越低，從而保證芯片乃至系統(tǒng)的工作穩(wěn)定性。從電路實(shí)現(xiàn)的角度，當(dāng)電源電壓降低到 超低壓(0. 5 0. 6V以下)，功耗將急劇降低。目前有些電路技術(shù)采用特殊工藝，例如低閾 值或零閾值晶體管，可以實(shí)現(xiàn)超低壓，但是這些工藝有時(shí)不能兼用一般工藝。因此迫切需要 開發(fā)兼容一般的超低壓電路技術(shù)。采用CMOS工藝實(shí)現(xiàn)的與非門(NAND)是常用電路單元。圖1中給出了一種扇入 (fan-in)對稱的與非門電路(Jin-Han Kim "A 120-MHz 1. 8-GHz CMOS DLL-Based Clock Generatorfor Dynamic Frequency Scaling” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 41, NO. 9, SEPTEMBER 2006)，由六個(gè)晶體管 Μ” M2、M3、M4、M5 和 M6 組成，Μ” M2 和 M3 三個(gè) 晶體管層疊連接，M4、M5* M6三個(gè)晶體管層疊連接。與傳統(tǒng)的與非門邏輯相比，圖1所示的 與非門的輸入A端和B端都連接一個(gè)PMOS管和兩個(gè)NMOS管的柵極，對前一級的負(fù)載效應(yīng) 是等同的，并扇入對稱。但是該與非門的不足之處是由于存在三個(gè)晶體管層疊連接，使其 在超低壓電路系統(tǒng)中應(yīng)用來實(shí)現(xiàn)低功耗。

發(fā)明內(nèi)容
本發(fā)明的目的是為克服已有技術(shù)的不足之處，提出超低壓與非門電路。本發(fā)明采 用PMOS晶體管的體偏技術(shù)實(shí)現(xiàn)了超低壓工作狀態(tài)，結(jié)構(gòu)對稱簡單，易于設(shè)計(jì)。本發(fā)明提出的一種超低壓與非門電路，其特征在于，采用單端輸入單端輸出結(jié)構(gòu)， 由第一超低壓與非門基本單元1和第二超低壓與非門基本單元2組成；所述第一超低壓與 非門基本單元1的第一輸入端I1接輸入端A，第二輸入端i2接輸入端B，第三輸入端i3接 地電壓VSS，第四輸入端i4接地電壓VSS，第五輸入端i5接電源電壓VDD，第六輸入端i6接 輸入端A，第七輸入端i7接輸入端A，第八輸入端i8接地電壓VSS，第九輸入端i9接地電壓 VSS,第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入端B，第十二輸入端i12接輸入端 A；所述第二超低壓與非門基本單元2的第一輸入端I1接輸入端B，第二輸入端i2接 輸入端A，第三輸入端i3接地電壓VSS，第四輸入端i4接地電壓VSS，第五輸入端i5接電源電 壓VDD，第六輸入端i6接輸入端B，第七輸入端i7接輸入端B，第八輸入端i8接地電壓VSS， 第九輸入端i9接地電壓VSS，第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入端A，第 十二輸入端i12接輸入端B ；
第一超低壓基本單元1的輸出端out和第二超低壓基本單元2的輸出端out連接 在一起作為超低壓與非門電路的單端輸入單端輸出結(jié)構(gòu)的輸出端QN。本發(fā)明提出的另一種超低壓與非門電路，其特征在于，采用差分輸入差分輸出結(jié) 構(gòu)，由第一超低壓與非門基本單元1、第二超低壓與非門基本單元2、第三超低壓與非門基 本單元3和第四超低壓與非門基本單元4組成；所述第一超低壓與非門基本單元1的第一輸入端I1接輸入端BN，第二輸入端i2接 輸入端A，第三輸入端i3接地電壓VSS，第四輸入端i4接地電壓VSS，第五輸入端i5接輸入 端B，第六輸入端i6接輸入端AN，第七輸入端i7接輸入端AN，第八輸入端i8接地電壓VSS， 第九輸入端i9接地電壓VSS，第十輸入端i1(1接地電壓VSS，第十一輸入端in接地電壓VSS， 第十二輸入端i12接輸入端BN，輸出端out為QIP ；所述第二超低壓與非門基本單元2的第一輸入端^接輸入端A，第二輸入端12接 電源電壓VDD，第三輸入端丨3接地電壓VSS，第四輸入端丨4接地電壓VSS，第五輸入端丨5接 電源電壓VDD，第六輸入端i6接輸入端B，第七輸入端i7接輸入端B，第八輸入端i8接輸入 端AN，第九輸入端i9接地電壓VSS，第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入 端BN，第十二輸入端i12接輸入端A，輸出端out為QIN ；所述第三超低壓與非門基本單元3的第一輸入端^接輸入端B，第二輸入端丨2接 輸入端AN，第三輸入端i3接地電壓VSS，第四輸入端i4接地電壓VSS，第五輸入端i5接輸入 端BN，第六輸入端i6接輸入端A，第七輸入端i7接輸入端A，第八輸入端i8接地電壓VSS， 第九輸入端i9接地電壓VSS，第十輸入端i1(1接地電壓VSS，第十一輸入端in接地電壓VSS， 第十二輸入端i12接輸入端B，輸出端out為QQP ；所述第四超低壓與非門基本單元4的第一輸入端I1接輸入端AN，第二輸入端i2接 電源電壓VDD，第三輸入端丨3接地電壓VSS，第四輸入端丨4接地電壓VSS，第五輸入端丨5接 電源電壓VDD，第六輸入端丨6接輸入端BN，第七輸入端丨7接輸入端BN，第八輸入端i8接輸 入端A，第九輸入端i9接地電壓VSS，第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入 端B，第十二輸入端i12接輸入端AN，輸出端out為QQN ；所述的第二超低壓與非門基本單元和第三超低壓與非門基本單元的輸入端A和B 分別相連作為超低壓與非門電路的兩個(gè)差分輸入端；第一超低壓與非門基本單元和第四超 低壓與非門基本單元的輸入端AN和BN分別相連作為超低壓與非門電路的兩個(gè)差分輸入 端；各超低壓與非門基本單元的輸出端QIP和QIN、輸出端QQP和QQN分別作為超低壓與非 門電路的二個(gè)差分輸出端。本發(fā)明的特點(diǎn)及效果本發(fā)明采用PMOS晶體管的體偏技術(shù)，由二個(gè)PMOS管和二個(gè)NMOS管構(gòu)成的超低壓 與非門基本單元組成，結(jié)構(gòu)對稱簡單，易于設(shè)計(jì)。本發(fā)明可以在超低壓下工作?？蓪?shí)現(xiàn)單端輸入單端輸入和差分輸入差分輸出。本發(fā)明所的輸出信號的上升沿和下降沿對稱性好。


圖1是已有與非門電路的示意圖；圖2是本發(fā)明提出的采用單端輸入單端輸出結(jié)構(gòu)的超低壓與非門電路示意5
圖3是本發(fā)明提出的采用差分輸入差分輸出結(jié)構(gòu)的超低壓與非門電路示意圖；圖4是超低壓與非門基本單元的結(jié)構(gòu)示意圖；圖5是圖2中提出的超低壓與非門電路在0. 5V電源電壓，500MHz輸入信號時(shí)的時(shí) 序波形；圖6是圖2中提出的超低壓與非門電路在0. 6V電源電壓，IGHz輸入信號時(shí)的時(shí)序 波形；圖7是圖3中提出的超低壓與非門電路在0. 6V電源電壓，IGHz輸入信號時(shí)的時(shí)序 波形；
具體實(shí)施例方式本發(fā)明的超低壓與非門電路結(jié)合附圖及實(shí)施例詳細(xì)說明如下本發(fā)明提出的一種超低壓與非門電路，如圖2所示，其特征在于，采用單端輸入單 端輸出結(jié)構(gòu)，由第一超低壓與非門基本單元1和第二超低壓與非門基本單元2組成；所述第 一超低壓與非門基本單元1的第一輸入端I1接輸入端A，第二輸入端i2接輸入端B，第三輸 入端13接地電壓VSS，第四輸入端14接地電壓VSS，第五輸入端i5接電源電壓VDD，第六輸 入端i6接輸入端A，第七輸入端i7接輸入端A，第八輸入端i8接地電壓VSS，第九輸入端i9 接地電壓VSS，第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入端B，第十二輸入端i12 接輸入端A;所述第二超低壓與非門基本單元2的第一輸入端I1接輸入端B，第二輸入端i2接 輸入端A，第三輸入端i3接地電壓VSS，第四輸入端i4接地電壓VSS，第五輸入端i5接電源電 壓VDD，第六輸入端i6接輸入端B，第七輸入端i7接輸入端B，第八輸入端i8接地電壓VSS， 第九輸入端i9接地電壓VSS，第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入端A，第 十二輸入端i12接輸入端B ；第一超低壓基本單元1的輸出端out和第二超低壓基本單元2的輸出端out連接 在一起作為超低壓與非門電路的單端輸入單端輸出結(jié)構(gòu)的輸出端QN。本發(fā)明提出的另一種超低壓與非門電路，如圖3所示，其特征在于，采用差分輸入 差分輸出結(jié)構(gòu)，由第一超低壓與非門基本單元1、第二超低壓與非門基本單元2、第三超低 壓與非門基本單元3和第四超低壓與非門基本單元4組成；所述第一超低壓與非門基本單元1的第一輸入端I1接輸入端BN，第二輸入端i2接 輸入端A，第三輸入端i3接地電壓VSS，第四輸入端i4接地電壓VSS，第五輸入端i5接輸入 端B，第六輸入端i6接輸入端AN，第七輸入端i7接輸入端AN，第八輸入端i8接地電壓VSS， 第九輸入端i9接地電壓VSS，第十輸入端i1(1接地電壓VSS，第十一輸入端in接地電壓VSS， 第十二輸入端i12接輸入端BN，輸出端out標(biāo)記為QIP ；所述第二超低壓與非門基本單元2的第一輸入端^接輸入端A，第二輸入端12接 電源電壓VDD，第三輸入端丨3接地電壓VSS，第四輸入端丨4接地電壓VSS，第五輸入端丨5接 電源電壓VDD，第六輸入端i6接輸入端B，第七輸入端i7接輸入端B，第八輸入端i8接輸入 端AN，第九輸入端i9接地電壓VSS，第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入 端BN，第十二輸入端i12接輸入端A，輸出端out標(biāo)記為QIN ；所述第三超低壓與非門基本單元3的第一輸入端I1接輸入端B，第二輸入端i2接輸入端AN，第三輸入端i3接地電壓VSS，第四輸入端i4接地電壓VSS，第五輸入端i5接輸入 端BN，第六輸入端i6接輸入端A，第七輸入端i7接輸入端A，第八輸入端i8接地電壓VSS， 第九輸入端i9接地電壓VSS，第十輸入端i1(1接地電壓VSS，第十一輸入端in接地電壓VSS， 第十二輸入端i12接輸入端B，輸出端out標(biāo)記為QQP ；所述第四超低壓與非門基本單元4的第一輸入端^接輸入端AN，第二輸入端12接 電源電壓VDD，第三輸入端丨3接地電壓VSS，第四輸入端丨4接地電壓VSS，第五輸入端丨5接 電源電壓VDD，第六輸入端丨6接輸入端BN，第七輸入端丨7接輸入端BN，第八輸入端i8接輸 入端A，第九輸入端i9接地電壓VSS，第十輸入端i1(l接地電壓VSS，第十一輸入端in接輸入 端B，第十二輸入端i12接輸入端AN，輸出端out標(biāo)記為QQN ；上述所述的第二超低壓與非門基本單元和第三超低壓與非門基本單元的輸入端A 和B分別相連作為超低壓與非門電路的兩個(gè)差分輸入端；第一超低壓與非門基本單元和第 四超低壓與非門基本單元的輸入端AN和BN分別相連作為超低壓與非門電路的兩個(gè)差分輸 入端；各超低壓與非門基本單元的輸出端QIP和QIN、QQP和QQN分別作為超低壓與非門電 路的二個(gè)差分輸出端。上述所有超低壓與非門基本單元結(jié)構(gòu)如圖4所示，均可由第一 PMOS管M1、第二 PMOS管M2、第三PMOS管M3和第四PMOS管M4組成；其中，第一 PMOS管M1的柵極接第一輸入 端I1，第一 PMOS管M1的源極接第二輸入端i2，第一 PMOS管M1的襯底接第三輸入端i3 ；第 二 PMOS管M2的柵極接第六輸入端i6，第二 PMOS管M2的源極接第五輸入端i5，第二 PMOS管 M2的襯底接第四輸入端i4 ；第三PMOS管M3的柵極接第七輸入端i7，第三PMOS管M3的源極 接第八輸入端i8，第三PMOS管M3的襯底接第九輸入端i9 ；第四PMOS管M4的柵極接第十二 輸入端i12，第四PMOS管M4的源極接第十一輸入端in，第四PMOS管M4的襯底接第十輸入端 i10 ；第一 PMOS管的漏極M1、第二 PMOS管的漏極M2、第三PMOS管M3的漏極和第四PMOS管M4 的漏極相連，標(biāo)記為out。本發(fā)明所述的超低壓與非門電路，采用PMOS晶體管的體偏技術(shù)，其單端輸入單端 輸出結(jié)構(gòu)由兩個(gè)基于四個(gè)PMOS管和四個(gè)NMOS管的超低壓基本單元組成，而差分輸入差分 輸出結(jié)構(gòu)由四個(gè)超低壓基本單元組成，結(jié)構(gòu)對稱簡單，易于設(shè)計(jì)。本發(fā)明所述的超低壓與非 門電路可以在超低壓下工作。本發(fā)明所述的超低壓與非門電路的輸出信號的上升沿和下降 沿對稱性好，并具有扇入對稱特性。以下介紹對本發(fā)明所述的超低壓與非門電路進(jìn)行仿真驗(yàn)證的結(jié)果圖2所示的本發(fā)明所述的超低壓與非門電路采用CMOS 65nm工藝進(jìn)行設(shè)計(jì)，以驗(yàn) 證本發(fā)明的正確性。(1)當(dāng)輸入信號頻率為500MHz，輸入端A和輸入端B所加信號的延時(shí) 差為400ps，電路仿真結(jié)果如圖5所示，該曲線圖的垂直坐標(biāo)軸和水平坐標(biāo)軸分別表示以伏 特(V)為單位的電壓和相應(yīng)的時(shí)間(ns)。輸入端A和輸入端B同時(shí)為高電平，輸出端QN為 低電平；輸入端A為高電平，輸入端B為低電平，輸出端QN為高電平；輸入端A為低電平，輸 入端B為高電平，輸出端QN為高電平；輸入端A為低電平，輸入端B為低電平，輸出端QN為 高電平；這些符合與非門電路邏輯關(guān)系。(2)當(dāng)輸入信號頻率為1GHz，輸入端A和輸入端B 所加信號的延時(shí)差為200ps，電路仿真結(jié)果如圖6所示，該曲線圖的垂直坐標(biāo)軸和水平坐標(biāo) 軸分別表示以伏特(V)為單位的電壓和相應(yīng)的時(shí)間(ns)。輸入端A和輸入端B同時(shí)為高電 平，輸出端QN為低電平；輸入端A為高電平，輸入端B為低電平，輸出端QN為高電平；輸入
7端A為低電平，輸入端B為高電平，輸出端QN為高電平；輸入端A為低電平，輸入端B為低 電平，輸出端QN為高電平；這些符合與非門電路邏輯關(guān)系。圖3所示的本發(fā)明所述的超低 壓與非門電路采用CMOS 65nm工藝進(jìn)行設(shè)計(jì)，以驗(yàn)證本發(fā)明的正確性。當(dāng)輸入信號頻率為 1GHz，輸入端A和輸入端B所加信號的延時(shí)差為200ps，輸入端AN和BN分別加與輸入端A 和B反相的信號，電路仿真結(jié)果如圖7所示，該曲線圖的垂直坐標(biāo)軸和水平坐標(biāo)軸分別表示 以伏特(V)為單位的電壓和相應(yīng)的時(shí)間(ns)。QIP和QIN以差分形式輸出，QQP和QQN以 差分形式輸出。上述仿真結(jié)果驗(yàn)證本發(fā)明提出的超低壓與非門電路。
以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳 細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保 護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種超低壓與非門電路，其特征在于，采用單端輸入單端輸出結(jié)構(gòu)，由第一超低壓與 非門基本單元(1)和第二超低壓與非門基本單元( 組成；所述第一超低壓與非門基本單 元(1)的第一輸入端G1)接輸入端(A)，第二輸入端(i2)接輸入端(B)，第三輸入端(i3)接 地電壓(VSS)，第四輸入端(i4)接地電壓(VSS)，第五輸入端(i5)接電源電壓(VDD)，第六輸 入端(i6)接輸入端(A)，第七輸入端(i7)接輸入端(A)，第八輸入端(i8)接地電壓(VSS)， 第九輸入端(i9)接地電壓(VSS)，第十輸入端(i1(l)接地電壓(VSS)，第十一輸入端(in)接 輸入端(B)，第十二輸入端(i12)接輸入端(A)；所述第二超低壓與非門基本單元O)的第一輸入端G1)接輸入端(B)，第二輸入端 (i2)接輸入端(A)，第三輸入端(i3)接地電壓(VSS)，第四輸入端(i4)接地電壓(VSS)，第五 輸入端(i5)接電源電壓(VDD)，第六輸入端(i6)接輸入端(B)，第七輸入端(i7)接輸入端 (B)，第八輸入端(i8)接地電壓(VSS)，第九輸入端(i9)接地電壓(VSS)，第十輸入端(i10) 接地電壓(VSS)，第十一輸入端(in)接輸入端(A)，第十二輸入端(i12)接輸入端(B)；所述第一超低壓與非門基本單元(1)的輸出端(out)和所述第二超低壓與非門基本單 元(2)的輸出端(out)連接在一起作為超低壓與非門電路的單端輸入單端輸出結(jié)構(gòu)的輸出 端 ^N)。
2. 一種超低壓與非門電路，其特征在于，采用差分輸入差分輸出結(jié)構(gòu)，由第一超低壓與 非門基本單元(1)、第二超低壓與非門基本單元O)、第三超低壓與非門基本單元C3)和第 四超低壓與非門基本單元(4)組成；所述第一超低壓與非門基本單元(1)的第一輸入端G1)接輸入端(BN)，第二輸入端 (i2)接輸入端(A)，第三輸入端(i3)接地電壓(VSS)，第四輸入端(i4)接地電壓(VSS)，第五 輸入端(i5)接輸入端(B)，第六輸入端(i6)接輸入端(AN)，第七輸入端(i7)接輸入端(AN)， 第八輸入端(i8)接地電壓(VSS)，第九輸入端(i9)接地電壓(VSS)，第十輸入端(i10)接地 電壓(VSS)，第十一輸入端(in)接地電壓(VSS)，第十二輸入端(i12)接輸入端(BN)，輸出 端(out)為 Ο ΙΡ)；所述第二超低壓與非門基本單元O)的第一輸入端G1)接輸入端(A)，第二輸入端 (i2)接電源電壓(VDD)，第三輸入端(i3)接地電壓(VSS)，第四輸入端(i4)接地電壓(VSS)， 第五輸入端(i5)接電源電壓(VDD)，第六輸入端(i6)接輸入端(B)，第七輸入端(i7)接輸入 端(B)，第八輸入端(i8)接輸入端(AN)，第九輸入端(i9)接地電壓(VSS)，第十輸入端(i10) 接地電壓(VSS)，第十一輸入端(in)接輸入端(BN)，第十二輸入端(i12)接輸入端(A)，輸 出端(out)為(QIN)；所述第三超低壓與非門基本單元(3)的第一輸入端G1)接輸入端(B)，第二輸入端 (i2)接輸入端(AN)，第三輸入端(i3)接地電壓(VSS)，第四輸入端(i4)接地電壓(VSS)，第 五輸入端(i5)接輸入端(BN)，第六輸入端(i6)接輸入端(A)，第七輸入端(i7)接輸入端 (A)，第八輸入端(i8)接地電壓(VSS)，第九輸入端(i9)接地電壓(VSS)，第十輸入端(i10) 接地電壓(VSS)，第十一輸入端(in)接地電壓(VSS)，第十二輸入端(i12)接輸入端(B)，輸 出端(out)為(QQP)；所述第四超低壓與非門基本單元的第一輸入端G1)接輸入端(AN)，第二輸入端 (i2)接電源電壓(VDD)，第三輸入端(i3)接地電壓(VSS)，第四輸入端(i4)接地電壓(VSS)， 第五輸入端(i5)接電源電壓(VDD)，第六輸入端(i6)接輸入端(BN)，第七輸入端(i7)接輸入端(BN)，第八輸入端(i8)接輸入端(A)，第九輸入端(i9)接地電壓(VSS)，第十輸入 端(iltl)接地電壓(VSS)，第十一輸入端(in)接輸入端(B)，第十二輸入端(i12)接輸入端 (AN)，輸出端(out)為(QQN)；所述的第二超低壓與非門基本單元( 和第三超低壓與非門基本單元(3)的輸入端 (A)和(B)分別相連作為超低壓與非門電路的兩個(gè)差分輸入端；第一超低壓與非門基本單 元(1)和第四超低壓與非門基本單元的輸入端(AN)和(BN)分別相連作為超低壓與 非門電路的兩個(gè)差分輸入端；各超低壓與非門基本單元的輸出端(QIP)和(QIN)、輸出端 (QQP)和OiQN)分別作為超低壓與非門電路的二個(gè)差分輸出端。
3.如權(quán)利要求1或2所述的超低壓與非門電路，其特征在于，所述超低壓與非門基本 單元均由第一 PMOS管(M1)、第二 PMOS管(M2)、第三PMOS管(M3)和第四PMOS管(M4)組成； 其中，第一 PMOS管(M1)的柵極接第一輸入端G1)，第一 PMOS管(M1)的源極接第二輸入端 (i2)，第一 PMOS管(M1)的襯底接第三輸入端(i3)；第二 PMOS管(M2)的柵極接第六輸入端 (i6)，第二 PMOS管(M2)的源極接第五輸入端(i5)，第二 PMOS管(M2)的襯底接第四輸入端 (i4)；第三PMOS管(M3)的柵極接第七輸入端(i7)，第三PMOS管(M3)的源極接第八輸入端 (i8)，第三PMOS管(M3)的襯底接第九輸入端(i9)；第四PMOS管(M4)的柵極接第十二輸入 端(i12)，第四PMOS管(M4)的源極接第十一輸入端(in)，第四PMOS管(M4)的襯底接第十輸 入端(i10)；第一 PMOS管的漏極饑)、第二 PMOS管的漏極(M2)、第三PMOS管(M3)的漏極和 第四PMOS管(M4)的漏極相連作為輸出端(out)。
全文摘要
本發(fā)明涉及一種超低壓與非門電路，屬于采用CMOS工藝實(shí)現(xiàn)的超低壓電路設(shè)計(jì)領(lǐng)域。本發(fā)明由兩個(gè)超低壓與非門基本單元組成的單端輸入單端輸出結(jié)構(gòu)；第一、第二超低壓基本單元的輸出端連接在一起作為超低壓與非門電路的單端輸入單端輸出結(jié)構(gòu)的輸出端。本發(fā)明或由四個(gè)超低壓與非門基本單元組成差分輸入差分輸出結(jié)構(gòu)；第二和第三超低壓與非門基本單元的輸入端相連作為電路的兩個(gè)差分輸入端；第一和第四超低壓與非門基本單元的輸入端相連作為電路的兩個(gè)差分輸入端；各基本單元的輸出端分別作為電路的二個(gè)差分輸出端。本發(fā)明采用PMOS晶體管的體偏技術(shù)可在超低壓下工作，結(jié)構(gòu)對稱簡單，易于設(shè)計(jì)且輸出信號的上升沿和下降沿對稱性好。
文檔編號H03K19/20GK102130677SQ20111010106
公開日2011年7月20日 申請日期2011年4月21日 優(yōu)先權(quán)日2011年4月21日
發(fā)明者張莉, 楊佳樂, 王燕, 錢鶴, 陳勇 申請人:清華大學(xué)