專利名稱：用于最大時間差流水線系統的非互補型的cmos電路結構的制作方法
技術領域：
本發(fā)明涉及計算機技術，特別涉及一種減小隨輸入數據變化而引起的電路單元延遲變化的最大時間差流水線系統的非互補型的CMOS電路結構。
為實現上述目的，非互補型的CMOS電路結構的特征在于，并聯結構的晶體管1與至少兩個相互并聯的晶體管2和3串聯，至少兩個晶體管4、5和至少兩個晶體管6、7分別串聯后并聯，并與并聯的晶體管2和3串聯。
本發(fā)明減小最大時間差流水線系統數據路徑延遲差，大大提高了系統的工作速度和可靠性。
圖2是另一非互補型的CMOS電路結構圖。
圖3是圖2的一種變形的非互補型的CMOS電路結構圖。
發(fā)明的
具體實施例方式
為了解決并聯結構晶體管由于CMOS電路輸入信號組合的變化而引起的CMOS電路工作電流的變化，在本發(fā)明中，利用另外一個晶體管串聯到并聯的晶體管結構上，使CMOS電路工作電流的大小由這個晶體管決定，不受CMOS電路的輸入信號影響。在串聯結構中，由于晶體管在串聯結構中所處的位置不同，串聯結構產生的寄生效應將隨CMOS電路輸入信號的變化而變化，CMOS電路的延遲將隨輸入信號的變化而變化。在本發(fā)明中，將過去的單一串聯結構變成由晶體管不同排序串聯后并聯的并聯結構，該并聯形式保證在CMOS電路的不同輸入情況下，由該結構產生的寄生效應一樣，因此保證CMOS電路的延遲不遂CMOS電路的輸入變化而變化。
非互補型CMOS電路結構如

圖1所示，完成兩輸入與非邏輯。電路由1，2，3號P型晶體管和4，5，6，7號N型晶體管構成。其中1號晶體管為并聯結構的P型晶體管的電流限制晶體管，1號晶體管的源極和漏極分別與電源和并聯結構的晶體管相連。1號晶體管的柵極的連接，將保證1號晶體管在電路處于邏輯功能實現時導通，即對并聯結構起到限流的作用。比如1號晶體管的柵極可以接到電源，也可以接到電路的輸出端。2號和3號晶體管并聯并完成邏輯功能。1號晶體管和并聯的2號，3號晶體管的連接順序可以變化。但是，在不同的排序情況下，1號晶體管的尺寸(本發(fā)明所述“晶體管的尺寸”是指構成晶體管器件溝道的寬長比)是與2號和3號晶體管的尺寸的比例將不同。4號和5號晶體管，6號和7號晶體管分別串聯后并聯，并且與并聯的2號，3號晶體管串聯。4號晶體管和7號晶體管的柵極接相同的輸入信號，5號晶體管和6號晶體管的柵極接相同的輸入信號。圖中字符a，b表示輸入信號，out表示輸出信號。
2號和3號晶體管的尺寸一樣大，4號，5號，6號以及7號晶體管的尺寸一樣大。
為了保證1號晶體管即能對電流進行限流，又對輸出信號的電平不產生很大的影響，在圖1中的排序方式下，2號和3號晶體管的尺寸比1號晶體管的尺寸小。
在微米級或亞微米級工藝條件下，如果4號，5號，6號以及7號晶體管的尺寸記為N，1號晶體管的尺寸記為M，用下面的公式計算M=Nβ(Vdd-vtn)(Vdd-vtp)]]>其中，Vdd是電路使用的電源電壓，vtn是N型晶體管的閾值電壓，vtp是P型晶體管的閾值電壓，β是N型晶體管的載流子遷移率與P型晶體管的載流子遷移率之比。
1號晶體管的尺寸與2號，3號晶體管尺寸的比例由下面公式計算R=Vdd-VhighVhigh]]>其中，Vdd是電路的電源電壓，Vhigh是電路的最低高電壓。1號晶體管的尺寸記為M，2號和3號晶體管的尺寸記為K，用下面的公式計算2號和3號晶體管的尺寸記為K，用下面的公式計算K＝RM如圖2所示，2號和3號晶體管的尺寸比1號晶體管的尺寸大。在微米級或亞微米級工藝條件下，這時候，4號，5號，6號以及7號晶體管的尺寸與圖1的計算方法相同。
1號晶體管的尺寸與2號，3號晶體管尺寸的比例由下面公式計算R=Vdd-VhighVhigh]]>其中，Vdd是電路的電源電壓，Vhigh是電路的最低高電壓。1號晶體管的尺寸記為M，2號和3號晶體管的尺寸記為K，用下面的公式計算2號和3號晶體管的尺寸記為K，用下面的公式計算K=MR]]>
該電路不僅適合于微米級工藝，也適合于亞微米和深亞微米工藝。在深亞微米工藝條件下，將利用新型的器件電流模型計算各個晶體管的尺寸。
如圖3所示，圖3是圖2的一種變形，并聯的P型晶體管可以是三個，如2、3、8。N型晶體管可以串聯三個再與其它串聯的晶體管并聯。
權利要求
1.一種非互補型的CMOS電路結構，其特征在于，并聯結構的晶體管(1)至少與相互并聯的晶體管(2)和(3)串聯，至少晶體管(4)、(5)和至少晶體管(6)、(7)分別串聯后并聯，并與并聯的晶體管(2)和(3)串聯。
2.按權利要求1所述的電路結構，其特征在于晶體管(1)、(2)、(3)為P型晶體管，晶體管(4)、(5)、(6)、(7)為N型晶體管。
3.按權利要求1所述的電路結構，其特征在于晶體管(1)是常導通的。
4.按權利要求1所述的電路結構，其特征在于晶體管(2)和(3)的溝道的寬長比相同。
5.按權利要求1所述的電路結構，其特征在于晶體管(4)、(5)、(6)、(7)的溝道的寬長比相同。
6.按權利要求1所述的電路結構，其特征在于晶體管(2)、(3)的尺寸比晶體管(1)的尺寸小。
7.按權利要求1或6所述的電路結構，其特征在于晶體管(1)的尺寸與晶體管(2)、(3)尺寸的比例按下式計算R=Vdd-VhighVhigh]]>
8.一種非互補型的CMOS電路結構，其特征在于，至少相互并聯的晶體管(2)和(3)與并聯結構的晶體管(1)串聯，至少晶體管(4)、(5)和至少晶體管(6)、(7)分別串聯后并聯，并與并聯結構的晶體管(1)串聯。
9.按權利要求8所述的電路結構，其特征在于晶體管(1)、(2)、(3)為P型晶體管，晶體管(4)、(5)、(6)、(7)為N型晶體管。
10.按權利要求8所述的電路結構，其特征在于晶體管(1)是常導通的。
11.按權利要求8所述的電路結構，其特征在于晶體管(2)和(3)的溝道的寬長比相同。
12.按權利要求8所述的電路結構，其特征在于晶體管(4)、(5)、(6)、(7)的溝道的寬長比相同。
13.按權利要求1所述的電路結構，其特征在于晶體管(2)、(3)的尺寸比晶體管(1)的尺寸大。
14.按權利要求1或6所述的電路結構，其特征在于晶體管(1)的尺寸與晶體管(2)、(3)尺寸的比例按下式計算R=Vdd-VhighVhigh]]>
全文摘要
一種非互補型的CMOS電路結構，并聯結構的晶體管(1)與至少相互并聯的晶體管(2)和(3)串聯，至少晶體管(4)、(5)和至少晶體管(6)、(7)分別串聯后并聯，并與并聯的晶體管(2)和(3)串聯。本發(fā)明減小最大時間差流水線系統數據路徑延遲差，大大提高了系統的工作速度和可靠性。
文檔編號H01L27/092GK1420631SQ0113504
公開日2003年5月28日 申請日期2001年11月16日 優(yōu)先權日2001年11月16日
發(fā)明者陳嵐, 唐志敏 申請人:中國科學院計算技術研究所