專利名稱：放大器電路與調(diào)制信號產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種放大器電路，特別關(guān)于一種高穩(wěn)定低失真的二階放大器電路。
背景技術(shù)：
近年來，可攜式電子裝置(例如手機、個人數(shù)字助理(PDA)、平板計算機等)的技術(shù)快速地發(fā)展，使得可攜式電子裝置的相關(guān)產(chǎn)品越來越多元化，其中，多媒體影音服務(wù)更已成為各產(chǎn)品中關(guān)鍵且不可或缺的主要功能之一。因此，一個省電且高效率音頻功率放大器是必然需要的。由于D類放大器的電路面積小，并且可達到90%以上的放大效率，很適合應(yīng)用于小型的電子產(chǎn)品，因此近年來D類放大器開始漸漸取代AB類功率放大器，而成為音頻功率放大器的主流。D類放大器又可稱數(shù)字式功率放大器，其可將輸入的模擬信號經(jīng)調(diào)制且放大后，產(chǎn)生數(shù)字式的放大輸出。圖I系顯示一基本的D類放大器電路圖，其中輸入信號Vin經(jīng)由脈沖寬度調(diào)制器(Pulse Width Modulation)調(diào)制成數(shù)字信號后，由功率晶體管(Q1，Q2)放大輸出，再經(jīng)由低通濾波器取出原輸入端的音頻信號送至喇叭輸出。由于功率晶體管的輸入為數(shù)字信號，功率晶體管Ql與Q2工作于飽和與截止兩個狀態(tài)，因此功率晶體管Ql與Q2本身所消耗功率將非常小，提高整個放大器的效率，且可更進一步使散熱裝置大幅減小，因此在元件的設(shè)計上可以大幅縮小D類放大器的體積。此外，一般而言，AB類功率放大器的放大效率僅約50%。然而，D類放大器可達到90%以上，甚至接近100%的放大效率。因此，D類放大器開始被廣泛應(yīng)用于音頻功率放大的領(lǐng)域中。由于在使用的過程中，可攜式電子裝置通常會非常貼近使用者的身體，因此由可攜式電子裝置所產(chǎn)生的電磁干擾(Electromagnetic Disturbance, EMI)必須符合法定標準，甚至越小越佳。因此，極需要一種高穩(wěn)定低失真的二階放大器電路，可同時達到降低電磁干擾并減少放大信號的失真。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一實施例，一種放大器電路包括調(diào)制信號產(chǎn)生電路、驅(qū)動級電路以及輸出級電路。調(diào)制信號產(chǎn)生電路用以根據(jù)一對差動輸入信號與一對時鐘信號產(chǎn)生一對調(diào)制信號，其中該對時鐘信號包括一第一時鐘與一第二時鐘，第一時鐘與第二時鐘具有一相位差。驅(qū)動級電路用以分別根據(jù)該對調(diào)制信號產(chǎn)生一對驅(qū)動信號。輸出級電路用以分別根據(jù)該對驅(qū)動信號產(chǎn)生一對放大輸出信號。根據(jù)本發(fā)明的另一實施例，一種調(diào)制信號產(chǎn)生電路包括二階積分器電路、比較器電路以及邏輯電路。二階積分器電路用以根據(jù)一對差動輸入信號與一對時鐘信號產(chǎn)生多對積分信號，其中該對時鐘信號包括一第一時鐘與一第二時鐘，第一時鐘與第二時鐘具有一相位差。比較器電路用以比較多對積分信號以產(chǎn)生一對比較信號。邏輯電路用以根據(jù)該對比較信號的邏輯運算結(jié)果產(chǎn)生一對調(diào)制信號。
根據(jù)本發(fā)明的另一實施例，一種調(diào)制信號產(chǎn)生電路包括第一階積分器電路、第二階積分器電路、比較器電路以及邏輯電路。第一階積分器電路用以根據(jù)一對差動輸入信號產(chǎn)生第一對積分信號。第二階積分器電路用以根據(jù)第一對積分信號與一對時鐘信號產(chǎn)生第二對積分信號與第三對積分信號。比較器電路用以比較第二對積分信號與第三對積分信號，以產(chǎn)生一對比較信號。邏輯電路用以根據(jù)該對比較信號的邏輯運算結(jié)果產(chǎn)生一對調(diào)制信號。


號波形圖。圖15b是顯示根據(jù)本發(fā)明的另一實施例所述的根據(jù)一時鐘信號與一參考電壓所產(chǎn)生的積分信號波形圖。圖16是顯示根據(jù)本發(fā)明的另一實施例所述的放大器電路的詳細電路圖。圖17是顯示根據(jù)本發(fā)明的又另一實施例所述的放大器電路的詳細電路圖。圖18是顯示根據(jù)本發(fā)明的又另一實施例所述的放大器電路的詳細電路圖。圖19是顯示根據(jù)本發(fā)明的又另一實施例所述的放大器電路的詳細電路圖。
I是顯示一基本的D類放大器電路圖。
2是顯示根據(jù)本發(fā)明的一實施例所述的放大器電路。
3是顯示根據(jù)本發(fā)明的一實施例所述的時鐘信號波形圖。
4是顯示根據(jù)本發(fā)明的一實施例所述的放大器電路的詳細電路圖。
5a與圖5b是顯示或非(NOR)邏輯門與與(AND)邏輯門的等效邏輯門。
6a是顯示根據(jù)本發(fā)明的一實施例所述的第二對積分信的波形圖。
6b是顯示根據(jù)本發(fā)明的一實施例所述的第三對積分信號的波形圖。
7a是顯示根據(jù)本發(fā)明的一實施例所述的第一比較信號的波形圖。
7b是顯示根據(jù)本發(fā)明的一實施例所述的第二比較信號的波形圖。
8a是顯示根據(jù)本發(fā)明的一實施例所述的第一調(diào)制信號的波形圖。
Sb是顯示根據(jù)本發(fā)明的一實施例所述的第二調(diào)制信號的波形圖。
9a是顯示根據(jù)本發(fā)明的另一實施例所述的第二對積分信的波形圖。
9b是顯示根據(jù)本發(fā)明的另一實施例所述的第三對積分信號的波形圖。
IOa是顯示根據(jù)本發(fā)明的另一實施例所述的第一比較信號的波形圖。
IOb是顯示根據(jù)本發(fā)明的另一實施例所述的第二比較信號的波形圖。
Ila是顯示根據(jù)本發(fā)明的另一實施例所述的第一調(diào)制信號的波形圖。
Ilb是顯示根據(jù)本發(fā)明的另一實施例所述的第二調(diào)制信號的波形圖。
12a是顯示根據(jù)本發(fā)明的又另一實施例所述的第二對積分信的波形圖。
12b是顯示根據(jù)本發(fā)明的又另一實施例所述的第三對積分信號的波形圖。
13a是顯示根據(jù)本發(fā)明的又另一實施例所述的第一比較信號的波形圖。
13b是顯示根據(jù)本發(fā)明的又另一實施例所述的第二比較信號的波形圖。
14a是顯示根據(jù)本發(fā)明的又另一實施例所述的第一調(diào)制信號的波形圖。
14b是顯示根據(jù)本發(fā)明的又另一實施例所述的第二調(diào)制信號的波形圖。
15a是顯示根據(jù)本發(fā)明的一實施例所述的根據(jù)一對時鐘信號所產(chǎn)生的積分信CN 102916656 A說明書3/7 頁[主要元件標號說明]
200、400、1600、1700、1800、1900 放大器電路；
202,402 調(diào)制信號產(chǎn)生電路；204,404 驅(qū)動級電路；
206、406 輸出級電路；
222、422、1622、1722、1822、1922 二階積分器電路；
224、424 比較器電路；226、426 邏輯電路；
430、432、434 錯誤放大器；436,438 比較器；
440、441 邏輯門；442、444 柵極驅(qū)動器；
C1、C2、C3、C4、C5、C6 電容；
CLKI、CLK1’、CLK2、CLK2 ’、Scmpl、Scmp2、Snrii' SDri2> Slnp> Slnn> Sllodl、SMod2 > S0utl > S0ut2^ SVe>Svf、Svg:、Svg 信號；
R2、R4、R5、R6、R7、R8 電阻；Va、Yb, Ve, Vf、Vg、Vh 輸出端；
VdcU VEef 電壓。
具體實施例方式為使本發(fā)明的制造、操作方法、目標和優(yōu)點能更明顯易懂，下文特舉幾個較佳實施例，并配合所附圖式，作詳細說明如下實施例圖2是顯示根據(jù)本發(fā)明的一實施例所述的放大器電路。本發(fā)明所提出的放大器電路可以是一二階BD類放大器，兼具B類放大器與D類放大器的特性，并且可有效降低輸出信號的電磁干擾(EMI)以及減少輸出信號的失真。如圖所示，放大器電路200包括調(diào)制信號產(chǎn)生電路202、驅(qū)動級電路204與輸出級電路206。調(diào)制信號產(chǎn)生電路202用以根據(jù)一對差動輸入信號Slnp與Slnn與一對時鐘信號CLK1/CLK1’與CLK2/CLK2’產(chǎn)生一對調(diào)制信號Sfcdl與Ssfod2t5驅(qū)動級電路204用以分別根據(jù)調(diào)制信號Smi與Sm2產(chǎn)生一對驅(qū)動信號Smi與SDri2ο輸出級電路206用以分別根據(jù)驅(qū)動信號Smi與Sm2產(chǎn)生一對放大輸出信號Stotl與
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根據(jù)本發(fā)明的一實施例，時鐘信號CLKl與時鐘信號CLK2具有一相位差td。圖3是顯示根據(jù)本發(fā)明的一實施例所述的時鐘信號波形圖。時鐘信號CLK1’為時鐘信號CLKl的反相，時鐘信號CLK2’為時鐘信號CLK2的反相，而時鐘信號CLKl與時鐘信號CLK2具有一相位差td,時鐘信號CLK1’與時鐘信號CLK2’同樣具有一相位差td。根據(jù)本發(fā)明的一實施例，相位差td可選擇為任意數(shù)值,但至少大于放大器電路200的一整體傳播延遲(PropagationDelay)與輸出級電路204的一死區(qū)時間(deadtime)的一總合,其中整體傳播延遲是由放大器電路200中各電子元件的電子特性所決定，而死區(qū)時間則是由輸出級電路204內(nèi)的功率晶體管(可參考至圖4)的導通/關(guān)閉時間所決定。參考回圖2，根據(jù)本發(fā)明的一實施例，調(diào)制信號產(chǎn)生電路202包括二階積分器電路222、比較器電路224與邏輯電路226。二階積分器電路222用以根據(jù)差動輸入信號Slnp與Slnn以及時鐘信號CLK1/CLK1’與CLK2/CLK2’產(chǎn)生多對積分信號。比較器電路224用以比較該多對積分信號以產(chǎn)生一對比較信號Sanpl與S0lip2t5邏輯電路226用以根據(jù)比較信號Sanpl與Sqiip2的邏輯運算結(jié)果產(chǎn)生調(diào)制信號Ssfodl與SM2。
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圖4是顯示根據(jù)本發(fā)明的一實施例所述的放大器電路的詳細電路圖。放大器電路400包括調(diào)制信號產(chǎn)生電路402、驅(qū)動級電路404與輸出級電路406。調(diào)制信號產(chǎn)生電路402用以根據(jù)一對差動輸入信號Slnp與Slnn與一對時鐘信號CLK1/CLK1’與CLK2/CLK2’產(chǎn)生一對調(diào)制信號Smi與Ssfod2t5驅(qū)動級電路404用以分別根據(jù)調(diào)制信號Ssfodl與Ssfod2產(chǎn)生一對驅(qū)動信號Smi與SM2。輸出級電路406用以分別根據(jù)驅(qū)動信號Smi與Sm2產(chǎn)生一對放大輸出信號S0utl與S0ut2O如圖所示，調(diào)制信號產(chǎn)生電路402包括二階積分器電路422、比較器電路424與邏輯電路426。輸出級電路406包括多個功率晶體管。驅(qū)動級電路404包括柵極驅(qū)動器442與444，分別耦接至各功率晶體管的柵極，用以根據(jù)驅(qū)動信號Smi與Sm2驅(qū)動各功率晶體管。根據(jù)本發(fā)明的一實施例，二階積分器電路422包括至少一對反饋電阻R2與R4，分別I禹接于放大器電路400的一對輸出端與一對輸入端之間,用以將放大輸出信號Stotl與Sait2反饋至放大器電路400的輸入端。二階積分器電路422還包括全差動錯誤放大器430、432與434。全差動錯誤放大器430、432與434分別與反饋電阻R2與R4以及電容Cl與C2、C3與C4以及C5與C6形成兩階的積分器電路，其中第一階積分器電路包括由全差動錯誤放大器430與對應(yīng)的電容與電阻所形成的第一積分器427，而第二階積分器電路包括由全差動錯誤放大器432與434以及對應(yīng)的電容與電阻所分別形成的第二積分器428與第三積分器429。根據(jù)本發(fā)明的一實施例，第一積分器耦接至放大器電路400的輸入端，用以根據(jù)差動輸入信號Slnp與Slnn與反饋的放大輸出信號S0utl與Stot2于一對差動輸出端Va與Vb產(chǎn)生第一對積分信號。第二積分器耦接至差動輸出端Va與Vb以及用以接收時鐘信號CLKl/CLK1’的時鐘輸入端,用以根據(jù)第一對積分信號與時鐘信號CLK1/CLK1’于差動輸出端Ve與Vf產(chǎn)生第二對積分信號。第三積分器同樣耦接至第一積分器的差動輸出端Va與Vb以及用以接收時鐘信號CLK2/CLK2’的時鐘輸入端，用以根據(jù)第一對積分信號與時鐘信號CLK2/CLK2’于差動輸出端Vg與Vh產(chǎn)生第三對積分信號。比較器電路424包括比較器436與438，其中比較器436耦接至第二積分器的差動輸出端Ve與Vf，用以比較第二對積分信號以產(chǎn)生比較信號Scmpl,比較器438耦接至第三積分器的差動輸出端Vg與Vh，用以比較第三對積分信號以產(chǎn)生比較信號SCmp2。邏輯電路426包括或非(NOR)邏輯門440與與(AND)邏輯門441，分別用以根據(jù)比較信號S0lipl與S0lip2進行邏輯運算，以產(chǎn)生對應(yīng)的調(diào)制信號Smi與SM()d2。值得注意的是，本發(fā)明并不限于使用或非(NOR)邏輯門與與(AND)邏輯門。圖5a與圖5b是顯示或非(NOR)邏輯門與與(AND)邏輯門的等效邏輯門，其中在本發(fā)明的其它實施例中，如圖4所示的或非(NOR)邏輯門440與與(AND)邏輯門441也可替換成如圖5a與圖5b所示的其它邏輯門，因此本發(fā)明所提出的邏輯電路并不限定于使用如圖4所示的或非(NOR)邏輯門440與與(AND)邏輯門441。圖6a是顯示根據(jù)本發(fā)明的一實施例所述的于差動輸出端Ve與Vf所產(chǎn)生的第二對積分信號Sve與Svf的波形圖。圖6b是顯示根據(jù)本發(fā)明的一實施例所述的于差動輸出端Vg與Vh所產(chǎn)生的第三對積分信號Svg與Svh的波形圖。第二對積分信號Sve與Svf分別為差動輸出端Ve與Vf所輸出的積分信號，而第三對積分信號Svg與Svh分別為差動輸出端Vg與Vh所輸出的積分信號。比較器436與438分別比較積分信號Sve與Svf以及積分信號Svg與Svh的信號電平，產(chǎn)生如圖7a所示的比較信號Sempl以及如圖7b所示的比較信號Semp2。邏輯電路將比較信號Sqiip1與Saip2經(jīng)過或非(NOR)與與(AND)的邏輯運算后，則可得到如圖8a所示的調(diào)制信號Slfodl以及如圖8b所示的調(diào)制信號Sltod2t5根據(jù)本發(fā)明的一實施例，圖6-8是顯示出無交流信號輸入時各電路的輸出信號波形圖，其中無交流信號輸入是代表于差動輸出端Va與Vb的兩輸出信號之間的差異值為O。由圖8a與圖Sb可看出，當無交流信號輸入時，調(diào)制信號Ssfodl與Sm2皆具有寬度非常窄的脈沖。圖9a是顯示根據(jù)本發(fā)明的另一實施例所述的第二對積分信號Sve與Svf的波形圖。圖9b是顯示根據(jù)本發(fā)明的另一實施例所述的第三對積分信號Svg與Svh的波形圖。在此實施例中，有交流信號輸入，并且于差動輸出端Va的輸出信號大于差動輸出端Vb的輸出信號(亦即，差動輸出端Va與Vb的兩輸出信號之間的差異值大于O)。圖IOa則顯示根據(jù)圖9a所示的積分信號Sve與Svf所產(chǎn)生的比較信號Sqiip1的波形圖。圖IOb則顯示根據(jù)圖9a所示的積分信號Svg與Svh所產(chǎn)生的比較信號Sqiip2的波形圖。最后，經(jīng)邏輯電路將比較信號S一與Sqiip2執(zhí)行或非(NOR)與與(AND)的邏輯運算后，則可得到如圖Ila所示的調(diào)制信號Smi以及如圖Ilb所示的調(diào)制信號SM()d2。由圖Ila與圖Ilb可看出，當差動輸出端Va與Vb的兩輸出信號之間的差異值大于O時,調(diào)制信號Sltodl的輸出為O。圖12a是顯示根據(jù)本發(fā)明的又另一實施例所述的第二對積分信號Sve與Svf的波形圖。圖12b是顯示根據(jù)本發(fā)明的又另一實施例所述的第三對積分信號Svg與Svh的波形圖。在此實施例中，有交流信號輸入，并且于差動輸出端Va的輸出信號小于差動輸出端Vb的輸出信號(亦即，差動輸出端Va與Vb的兩輸出信號之間的差異值小于O)。圖13a則顯示根據(jù)圖12a所示的積分信號Sve與Svf所產(chǎn)生的比較信號Scmpl的波形圖。圖13b則顯示根據(jù)圖12a所示的積分信號Svg與Svh所產(chǎn)生的比較信號Sqiip2的波形圖。最后，經(jīng)邏輯電路將比較信號Saipl與Sqiip2執(zhí)行或非(NOR)與與(AND)的邏輯運算后，則可得到如圖14a所示的調(diào)制信號Smi以及如圖14b所示的調(diào)制信號Ssfod2t5由圖14a與圖14b可看出，當差動輸出端Va與Vb的兩輸出信號之間的差異值小于O時,調(diào)制信號Slfod2的輸出為O。由圖8a與圖8b、圖Ila與圖Ilb以及圖14a與圖14b可看出，不同于傳統(tǒng)的D類放大器所輸出的脈沖寬度調(diào)制(PWM)信號，本發(fā)明所提出的放大器電路所輸出的調(diào)制信號Slfodl與SfctE在無交流信號輸入時可具有較窄的脈沖寬度，而在有交流信號輸入時，調(diào)制信號Slodl與Slfod2的其中一者的輸出為O。如此一來,在不改變調(diào)制信號的信號電平(強度)的情況下，因調(diào)制信號的脈沖寬度變窄，甚至可能輸出為0，放大輸出信號的電磁干擾可有效被降低。此外，如圖I所示，傳統(tǒng)的D類放大器中的脈沖寬度調(diào)制器需要額外的三角波產(chǎn)生電路用以提供定頻的三角波，三角波產(chǎn)生電路通常不易設(shè)計。然而，由圖6a與圖6b、圖9a與圖9b以及圖12a與圖12b可看出，三角波已在調(diào)制信號產(chǎn)生電路的調(diào)制過程中產(chǎn)生，并載于積分信號SVe、Svf, Svg與Svg上。因此，在本發(fā)明所提出的放大器電路中，不需要額外的三角波產(chǎn)生電路，僅需要輸入時鐘信號CLK1/CLK2即可產(chǎn)生調(diào)制信號。在以上所介紹的實施例中，第二階積分器電路(包含第二積分器與第三積分器)根據(jù)一對時鐘信號CLK1/CLK1’與CLK2/CLK2’產(chǎn)生積分信號SVe、Svf、Svg與SVg。根據(jù)本發(fā)明的另一實施例，第二階積分器電路也可將其中一個時鐘信號以一參考電壓取代，而得到類似的調(diào)制結(jié)果。圖15a是顯示根據(jù)本發(fā)明的一實施例所述的根據(jù)一對時鐘信號所產(chǎn)生的積分信號波形圖，圖15b是顯示根據(jù)本發(fā)明的另一實施例所述的根據(jù)一時鐘信號與一參考電壓所產(chǎn)生的積分信號波形圖，其中參考電壓可設(shè)計為放大器電路的操作電壓Vdd的一半(即，Vdd/2)。比較圖15a與圖15b所示的積分信號波形，可以發(fā)現(xiàn)兩者的差異僅在于振幅大小，其中根據(jù)參考電壓所產(chǎn)生的積分信號的振幅較小。值得注意的是，根據(jù)本發(fā)明的精神，在使用參考電壓Vltef取代其中一個時鐘信號的實施例中，只要將第二積分器與第三積分器設(shè)計為于一輸入端接收參考電壓VKrf，另一輸入端接收時鐘信號CLK1、CLK1’、CLK2與CLK2’的其中二者，并且確保第二積分器與第三積分器所接收的時鐘信號具有相位差td，就可以得到類似的調(diào)制結(jié)果，其中相位差td可選擇為任意數(shù)值，但至少如上述大于放大器電路的一整體傳播延遲(Propagation Delay)與輸出級電路的一死區(qū)時間(deadtime)的一總合。因此以下圖16_19是顯示本發(fā)明的部分實施例，并非用以限定本發(fā)明的范圍。圖16是顯示根據(jù)本發(fā)明的另一實施例所述的放大器電路的詳細電路圖。圖16所示的放大器電路1600的大部分元件與圖4所示的放大器電路400相同，因此相關(guān)介紹可參考至圖4，并不再贅述。在此實施例中，二階積分器電路1622接收時鐘信號CLK1、CLK2與參考電壓Vltef,其中第二積分器根據(jù)第一積分器的輸出信號、參考電壓VKrf與時鐘信號CLKl產(chǎn)生積分信號Sve與Svf,第三積分器根據(jù)第一積分器的輸出信號、參考電壓VKrf與時鐘信號CLK2產(chǎn)生積分信號Svg與Svh。比較器436與438分別比較積分信號Sve與Svf以及積分信號Svg與Svh的信號電平,產(chǎn)生比較信號Scmpl與Scmp2t5邏輯電路將比較信號Scmpl與S0lip2經(jīng)過邏輯運算后，輸出調(diào)制信號Ssfodl與Ssfod2t5圖17是顯示根據(jù)本發(fā)明的另一實施例所述的放大器電路的詳細電路圖。圖17所示的放大器電路1700的大部分元件與圖4所示的放大器電路400相同，因此相關(guān)介紹可參考至圖4，并不再贅述。在此實施例中，二階積分器電路1722接收時鐘信號CLK1、CLK2與參考電壓Vltef,其中第二積分器根據(jù)第一積分器的輸出信號、參考電壓VKrf與時鐘信號CLK2產(chǎn)生積分信號Sve與Svf,第三積分器根據(jù)第一積分器的輸出信號、參考電壓VKrf與時鐘信號CLKl產(chǎn)生積分信號Svg與Svh。比較器436與438分別比較積分信號Sve與Svf以及積分信號Svg與Svh的信號電平,產(chǎn)生比較信號Scmpl與Scmp2t5邏輯電路將比較信號Scmpl與S0lip2經(jīng)過邏輯運算后，輸出調(diào)制信號Ssfodl與Ssfod2t5圖18是顯示根據(jù)本發(fā)明的另一實施例所述的放大器電路的詳細電路圖。圖18所示的放大器電路1800的大部分元件與圖4所示的放大器電路400相同，因此相關(guān)介紹可參考至圖4，并不再贅述。在此實施例中，二階積分器電路1822接收時鐘信號CLK1、CLK2與參考電壓Vltef,其中第二積分器根據(jù)第一積分器的輸出信號、參考電壓VKrf與時鐘信號CLKl產(chǎn)生積分信號Sve與Svf,第三積分器根據(jù)第一積分器的輸出信號、參考電壓VKrf與時鐘信號CLK2’產(chǎn)生積分信號Svg與Svh。比較器436與438分別比較積分信號Sve與Svf以及積分信號Svg與Svh的信號電平,產(chǎn)生比較信號Scmpl與Scmp2t5邏輯電路將比較信號Scmpl與S0lip2經(jīng)過邏輯運算后，輸出調(diào)制信號Ssfodl與Ssfod2t5圖19是顯示根據(jù)本發(fā)明的另一實施例所述的放大器電路的詳細電路圖。圖19所示的放大器電路1900的大部分元件與圖4所示的放大器電路400相同，因此相關(guān)介紹可參考至圖4，并不再贅述。在此實施例中，二階積分器電路1922接收時鐘信號CLK1、CLK2與參考電壓Vltef,其中第二積分器根據(jù)第一積分器的輸出信號、參考電壓Vltef與時鐘信號CLK1’產(chǎn)生積分信號Sve與Svf,第三積分器根據(jù)第一積分器的輸出信號、參考電壓VKrf與時鐘信號CLK2產(chǎn)生積分信號Svg與Svh。比較器436與438分別比較積分信號Sve與Svf以及積分信號Svg與Svh的信號電平,產(chǎn)生比較信號Scmpl與Scmp2t5邏輯電路將比較信號Scmpl與S0lip2經(jīng)過邏輯運算后，輸出調(diào)制信號Ssfodl與Ssfod2t5本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求范圍所界定者為準。
權(quán)利要求
1.一種放大器電路，包括一調(diào)制信號產(chǎn)生電路，用以根據(jù)一對差動輸入信號與一對時鐘信號產(chǎn)生一對調(diào)制信號，其中該對時鐘信號包括一第一時鐘與一第二時鐘，該第一時鐘與該第二時鐘具有一相位差；一驅(qū)動級電路，用以分別根據(jù)該對調(diào)制信號產(chǎn)生一對驅(qū)動信號；以及一輸出級電路，用以分別根據(jù)該對驅(qū)動信號產(chǎn)生一對放大輸出信號。
2.根據(jù)權(quán)利要求I所述的放大器電路，其中該相位差大于該放大器電路的一整體傳播延遲與該輸出級電路的一死區(qū)時間的一總合。
3.根據(jù)權(quán)利要求I所述的放大器電路，其中該調(diào)制信號產(chǎn)生電路包括一二階積分器電路，用以根據(jù)該對差動輸入信號與該對時鐘信號產(chǎn)生多對積分信號；一比較器電路，用以比較該多對積分信號以產(chǎn)生一對比較信號；以及一邏輯電路，用以根據(jù)該對比較信號的邏輯運算結(jié)果產(chǎn)生該對調(diào)制信號；其中該邏輯電路具有一或非邏輯門以及一與邏輯門；其中該或非邏輯門，用以根據(jù)該對比較信號進行邏輯或非運算，以產(chǎn)生一第一調(diào)制信號；以及其中該與邏輯門，用以根據(jù)該對比較信號進行邏輯與運算，以產(chǎn)生一第二調(diào)制信號。
4.根據(jù)權(quán)利要求3所述的放大器電路，其中該二階積分器電路包括一對反饋電阻，耦接于用以輸出該對放大輸出信號的一對輸出端與用以接收該對差動輸入信號的一對輸入端之間，用以反饋該對放大輸出信號至該對輸入端；一第一積分器，耦接至該對輸入端，用以根據(jù)該對差動輸入信號與反饋的該對放大輸出信號產(chǎn)生一第一對積分信號；一第二積分器，稱接至該第一積分器，用以根據(jù)該第一對積分信號與該第一時鐘產(chǎn)生一第二對積分信號；以及一第三積分器,稱接至該第一積分器，用以根據(jù)該第一對積分信號與該第二時鐘產(chǎn)生一第三對積分信號；其中該比較器電路具有一第一比較器與一第二比較器；其中該第一比較器，用以比較該第二對積分信號以產(chǎn)生一第一比較信號；以及其中該第二比較器，用以比較該第三對積分信號以產(chǎn)生一第二比較信號。
5.根據(jù)權(quán)利要求3所述的放大器電路，其中該二階積分器電路包括一對反饋電阻，耦接于用以輸出該對放大輸出信號的一對輸出端與用以接收該對差動輸入信號的一對輸入端之間，用以反饋該對放大輸出信號至該對輸入端；一第一積分器，耦接至該對輸入端，用以根據(jù)該對差動輸入信號與反饋的該對放大輸出信號產(chǎn)生一第一對積分信號；一第二積分器，稱接至該第一積分器，用以根據(jù)該第一對積分信號、一參考電壓與該第一時鐘產(chǎn)生一第二對積分信號；以及一第三積分器，耦接至該第一積分器，用以根據(jù)該第一對積分信號、該參考電壓與該第二時鐘產(chǎn)生一第三對積分信號；其中該比較器電路具有一第一比較器以及一第二比較器；其中該第一比較器，用以比較該第二對積分信號以產(chǎn)生一第一比較信號；其中該第二比較器，用以比較該第三對積分信號以產(chǎn)生一第二比較信號。
6.—種調(diào)制信號產(chǎn)生電路,包括一二階積分器電路，用以根據(jù)一對差動輸入信號與一對時鐘信號產(chǎn)生多對積分信號，其中該對時鐘信號包括一第一時鐘與一第二時鐘，該第一時鐘與該第二時鐘具有一相位一比較器電路，用以比較該多對積分信號以產(chǎn)生一對比較信號；以及一邏輯電路，用以根據(jù)該對比較信號的邏輯運算結(jié)果產(chǎn)生一對調(diào)制信號。
7.根據(jù)權(quán)利要求6所述的調(diào)制信號產(chǎn)生電路，其中該二階積分器電路包括一第一積分器，稱接至用以接收該對差動輸入信號的一對輸入端；一第二積分器，耦接至該第一積分器的一對差動輸出端與用以接收該第一時鐘信號的一第一時鐘輸入端；以及一第三積分器，耦接至該第一積分器的該對差動輸出端與用以接收該第二時鐘信號的一第二時鐘輸入端；其中該比較器電路具有一第一比較器以及一第二比較器，其中該第一比較器，耦接至該第二積分器的一對差動輸出端，其中該第二比較器，稱接至該第三積分器的一對差動輸出端；其中該邏輯電路具有一或非邏輯門與一與邏輯門，其中該或非邏輯門，耦接至該第一比較器的一輸出端與該第二比較器的一輸出端，以及其中與邏輯門，耦接至該第一比較器該輸出端與該第二比較器該輸出端。
8.根據(jù)權(quán)利要求7所述的調(diào)制信號產(chǎn)生電路，其中該第一積分器根據(jù)該對差動輸入信號與一對反饋信號產(chǎn)生一第一對積分信號，該第二積分器根據(jù)該第一對積分信號與該第一時鐘產(chǎn)生一第二對積分信號，并且該第三積分器根據(jù)該第一對積分信號與該第二時鐘產(chǎn)生一第三對積分信號；其中該第二積分器還耦接至一參考電壓，用以根據(jù)該第一對積分信號、該參考電壓與該第一時鐘產(chǎn)生該第二對積分信號，并且該第三積分器還耦接至該參考電壓，用以根據(jù)該第一對積分信號、該參考電壓與該第二時鐘產(chǎn)生該第三對積分信號。
9.一種調(diào)制信號產(chǎn)生電路，包括一第一階積分器電路，用以根據(jù)一對差動輸入信號產(chǎn)生一第一對積分信號；一第二階積分器電路，用以根據(jù)該第一對積分信號與一對時鐘信號產(chǎn)生一第二對積分信號與一第三對積分信號；一比較器電路，用以比較該第二對積分信號與該第三對積分信號，以產(chǎn)生一對比較信號；以及一邏輯電路，用以根據(jù)該對比較信號的邏輯運算結(jié)果產(chǎn)生一對調(diào)制信號。
10.根據(jù)權(quán)利要求9所述的調(diào)制信號產(chǎn)生電路,其中該對時鐘信號包括一第一時鐘與一第二時鐘，該第一時鐘與該第二時鐘具有一相位差；其中該第一階積分器電路包括一第一積分器，稱接至用以接收該對差動輸入信號一對輸入端，并且該第二階積分器電路包括一第二積分器，耦接至該第一積分器的一對差動輸出端與用以接收該第一時鐘信號的一第一時鐘輸入端；以及一第三積分器，耦接至該第一積分器的該對差動輸出端與用以接收該第二時鐘信號的一第二時鐘輸入端。
11.根據(jù)權(quán)利要求10所述的調(diào)制信號產(chǎn)生電路，其中該比較器電路包括一第一比較器，耦接至該第二積分器的一對差動輸出端；以及一第二比較器，耦接至該第三積分器的一對差動輸出端；其中該邏輯電路包括一或非邏輯門，稱接至該第一比較器的一輸出端與該第二比較器的一輸出端；以及一與邏輯門，耦接至該第一比較器的該輸出端與該第二比較器的該輸出端。
12.根據(jù)權(quán)利要求10所述的調(diào)制信號產(chǎn)生電路，其中該第一積分器根據(jù)該對差動輸入信號與一對反饋信號產(chǎn)生該第一對積分信號，該第二積分器根據(jù)該第一對積分信號與該第一時鐘產(chǎn)生該第二對積分信號，并且該第三積分器根據(jù)該第一對積分信號與該第二時鐘產(chǎn)生該第三對積分信號；其中該第二積分器還耦接至一參考電壓，用以根據(jù)該第一對積分信號、該參考電壓與該第一時鐘產(chǎn)生該第二對積分信號，并且該第三積分器還耦接至該參考電壓，用以根據(jù)該第一對積分信號、該參考電壓與該第二時鐘產(chǎn)生該第三對積分信號。
全文摘要
一種放大器電路包括調(diào)制信號產(chǎn)生電路、驅(qū)動級電路以及輸出級電路。調(diào)制信號產(chǎn)生電路用以根據(jù)一對差動輸入信號與一對時鐘信號產(chǎn)生一對調(diào)制信號，其中該對時鐘信號包括一第一時鐘與一第二時鐘，第一時鐘與第二時鐘具有一相位差。驅(qū)動級電路用以分別根據(jù)該對調(diào)制信號產(chǎn)生一對驅(qū)動信號。輸出級電路用以分別根據(jù)該對驅(qū)動信號產(chǎn)生一對放大輸出信號。
文檔編號H03F1/32GK102916656SQ20111037289
公開日2013年2月6日 申請日期2011年11月22日 優(yōu)先權(quán)日2011年8月1日
發(fā)明者陳巍仁, 林君保 申請人:普誠科技股份有限公司