專(zhuān)利名稱(chēng)：一種掃頻信號(hào)發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)發(fā)生器，尤其涉及一種掃頻信號(hào)發(fā)生器。
背景技術(shù)：
掃頻信號(hào)發(fā)生器輸出信號(hào)的頻率隨時(shí)間按一定規(guī)律、在一定范圍內(nèi)重復(fù)連續(xù)變化，在電子測(cè)量中，經(jīng)常用來(lái)對(duì)網(wǎng)絡(luò)的阻抗特性和傳輸特性進(jìn)行測(cè)量。傳統(tǒng)掃頻信號(hào)發(fā)生器中，用來(lái)產(chǎn)生掃頻信號(hào)的振蕩器常用分立元件實(shí)現(xiàn)。例如:在LC振蕩器中采用壓控變?nèi)荻O管、在RC振蕩器中采用壓控電阻實(shí)現(xiàn)對(duì)振蕩頻率的控制，在磁調(diào)制掃頻法中利用電感掃頻。這類(lèi)電路都存在控制精度低、頻率穩(wěn)定性差的缺點(diǎn)。隨著微電子技術(shù)的發(fā)展,直接數(shù)字頻率合成(Direct Digital Synthesis,DDS)技術(shù)在頻率合成領(lǐng)域的應(yīng)用越來(lái)越廣泛。DDS是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)?；贒DS技術(shù)的信號(hào)發(fā)生器具有相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生多種調(diào)制信號(hào)、控制靈活方便等諸多優(yōu)點(diǎn)。DDS技術(shù)的一些優(yōu)勢(shì)是顯而易見(jiàn)的，因此它是目前掃頻信號(hào)發(fā)生器的一種很理想的解決方案?，F(xiàn)有技術(shù)中有一種基于DDS技術(shù)的掃頻信號(hào)發(fā)生器,該掃頻信號(hào)發(fā)生器米用可編程邏輯陣列(FPGA)作為核心部件，采用DDS技術(shù)產(chǎn)生掃頻信號(hào)。FPGA實(shí)現(xiàn)原理如圖1所示，DDS主要分成兩路:一路產(chǎn)生掃頻信號(hào)中頻率增量部分；一路產(chǎn)生掃頻信號(hào)中頻率基量部分。掃頻信號(hào)中頻率增量部分的產(chǎn)生過(guò)程:實(shí)現(xiàn)了一個(gè)掃頻頻率字RAM讀地址產(chǎn)生器，實(shí)際上就是一個(gè)累加器。不斷以一定的速度累加產(chǎn)生讀取存放掃頻頻率字RAM的地址。讀取以后進(jìn)行必要的參數(shù)調(diào)整。之后進(jìn)行相位累加；累加所得到的值再與另外一路得到的數(shù)據(jù)也就是掃頻信號(hào)頻率基量相加，得到的和就是讀取保存載波波表ROM的地址。掃頻信號(hào)中頻率基量部分就就將起始頻率字進(jìn)行不斷地累加。兩路數(shù)據(jù)相加得到讀取載波波表的地址，從保存載波波表的RAM中讀取最終的掃頻幅度值。這些幅度值再經(jīng)過(guò)數(shù)模轉(zhuǎn)換器(DAC)的轉(zhuǎn)換，就得到模擬量的掃頻信號(hào)。上述掃頻信號(hào)產(chǎn)生器的FPGA內(nèi)部結(jié)構(gòu)不合理，所實(shí)現(xiàn)的掃頻功能也有欠缺:首先，掃頻開(kāi)始前，需要軟件計(jì)算掃頻過(guò)程中所需要的每個(gè)掃頻頻率字，然后將其都寫(xiě)入到存放掃頻頻率字的RAM。這樣不僅增加軟件的負(fù)擔(dān)，而且會(huì)降低系統(tǒng)響應(yīng)時(shí)間。其次，使用了兩個(gè)個(gè)累加器分別對(duì)頻率字基量和增量累加。累加器不僅消耗FPGA內(nèi)部資源，而且降低FPGA的時(shí)序性能。尤其對(duì)于那些為了提高輸出掃頻信號(hào)的帶寬而采用的并行DDS結(jié)構(gòu)的應(yīng)用，這種雙累加器的結(jié)構(gòu)缺陷會(huì)更明顯。再次，實(shí)現(xiàn)的掃頻信號(hào)過(guò)于簡(jiǎn)單，不足以應(yīng)付實(shí)際測(cè)量需要。只能從起始頻率掃描到終止頻率，沒(méi)有終止頻率的保持功能，也不能從終止頻率回掃到起始頻率。最后，作為掃頻信號(hào)發(fā)生器，缺少最起碼的頻率標(biāo)記功能
發(fā)明內(nèi)容
本發(fā)明實(shí)施例的目的在于提供一種掃頻信號(hào)發(fā)生器，以克服現(xiàn)有技術(shù)方案的種種不足。為實(shí)現(xiàn)上述目的，本發(fā)明提供一種掃頻信號(hào)發(fā)生器，該掃頻信號(hào)發(fā)生器包括處理器、存儲(chǔ)器、用戶(hù)接□模塊、時(shí)鐘電路、數(shù)模轉(zhuǎn)換模塊、模擬電路模塊以及FPGA芯片，其特征在于，該FPGA芯片包括:通信接口模塊，與所述處理器相連接，用于接收處理器的指令；時(shí)鐘模塊，與所述時(shí)鐘電路相連接，用于提供工作時(shí)鐘；掃頻狀態(tài)機(jī)，用于提供不同的掃頻狀態(tài)；掃頻時(shí)間累加器，與所述掃頻狀態(tài)機(jī)相連接，用于給所述掃頻狀態(tài)機(jī)反饋時(shí)間完成的標(biāo)記信號(hào)，并產(chǎn)生讀地址輸出；掃頻曲線(xiàn)存儲(chǔ)器，與所述掃頻狀態(tài)機(jī)相連接，用于存儲(chǔ)所述掃頻狀態(tài)機(jī)確定的掃頻曲線(xiàn)，并根據(jù)所述掃頻累加器產(chǎn)生的讀地址讀取掃頻曲線(xiàn)樣點(diǎn)；偏移乘法器，與所述掃頻曲線(xiàn)存儲(chǔ)器相連接，通過(guò)計(jì)算獲得掃頻頻率字的增量部分；頻率字加法器，與所述偏移乘法器相連接，用于將頻率字的增量與頻率字基本量相加獲得載波的頻率字；相位累加器，與所述頻率字加法器相連接，用于對(duì)所述載波的頻率字累加，并將累加結(jié)果輸出；載波存儲(chǔ)器，接收所述相位累加器的輸出結(jié)果作為讀地址，用于存儲(chǔ)載波的形狀一個(gè)周期的樣點(diǎn)；頻率標(biāo)記比較器，用于產(chǎn)生頻率標(biāo)記信號(hào)。所述掃頻狀態(tài)機(jī)提供四種狀態(tài)掃頻信號(hào)，包括:起始保持狀態(tài)，以起始頻率輸出信號(hào)；掃描狀態(tài)，輸出信號(hào)的頻率從起始頻率變化到終止頻率；終止保持狀態(tài)，以終止頻率輸出信號(hào)；回掃狀態(tài)，輸出信號(hào)的頻率從終止頻率變化到起始頻率。所述偏移乘法器提供掃頻偏移系數(shù)與掃頻曲線(xiàn)樣點(diǎn)乘積，從而獲得掃頻頻率字的增量部分。所述頻率標(biāo)記比較器獲取所述處理器傳送的由用戶(hù)設(shè)置的標(biāo)記頻率地址閾值，并與所述掃頻時(shí)間累加器輸出的讀地址相比較，二者相等時(shí)，產(chǎn)生一個(gè)標(biāo)記信號(hào)作為頻率標(biāo)記信號(hào)。本發(fā)明實(shí)施例提供的一種掃頻信號(hào)產(chǎn)生器，采用FPGA作為核心部件產(chǎn)生掃頻信號(hào)，實(shí)現(xiàn)方案更為合理，軟件負(fù)擔(dān)小、響應(yīng)快，耗用FPGA的資源少；同時(shí)，增加一些符合市場(chǎng)需要的功能，掃頻模式更為豐富。


此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明的限定。在附圖中:圖1是現(xiàn)有技術(shù)一種FPGA內(nèi)部結(jié)構(gòu)框圖2是本發(fā)明一種掃頻信號(hào)發(fā)生器的結(jié)構(gòu)框圖；圖3是本發(fā)明一種掃頻信號(hào)發(fā)生器的FPGA內(nèi)部功能模塊示意圖；圖4是本發(fā)明一種掃頻信號(hào)發(fā)生器的頻率標(biāo)記信號(hào)產(chǎn)生電路圖；圖5是本發(fā)明一種掃頻信號(hào)發(fā)生器的線(xiàn)性?huà)哳l的4個(gè)狀態(tài)示意圖；圖6是本發(fā)明一種掃頻信號(hào)發(fā)生器中掃頻狀態(tài)機(jī)的跳轉(zhuǎn)流程示意圖。
具體實(shí)施例方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施例和附圖，對(duì)本發(fā)明實(shí)施例做進(jìn)一步詳細(xì)說(shuō)明。在此，本發(fā)明的示意性實(shí)施例及其說(shuō)明用于解釋本發(fā)明，但并不作為對(duì)本發(fā)明的限定。實(shí)施例一本發(fā)明的一種掃頻信號(hào)發(fā)生器采用FPGA加處理器的結(jié)構(gòu)，F(xiàn)PGA作為核心部件產(chǎn)生掃頻信號(hào)，該信號(hào)發(fā)生器的內(nèi)部功能模塊如圖2所示，圖2是本發(fā)明一種掃頻信號(hào)發(fā)生器的結(jié)構(gòu)原理框圖。圖2中，本發(fā)明的一種掃頻信號(hào)發(fā)生器包括處理器201、存儲(chǔ)器203、用戶(hù)接口模塊202、時(shí)鐘電路204、數(shù)模轉(zhuǎn)換模塊606、模擬電路模塊207以及FPGA芯片205，其中:處理器201實(shí)現(xiàn)系統(tǒng)控制以及信號(hào)處理，包括(I)通過(guò)用戶(hù)接口模塊202接受用戶(hù)控制；(2)控制Flash存儲(chǔ)器203 ; (3)計(jì)算掃頻信號(hào)的各個(gè)參數(shù)，并配置給FPGA芯片205，這些參數(shù)包括圖 3 中的 311、312、313、314、315、316。用戶(hù)接口模塊202包括鍵盤(pán)、顯示以及控制端口，例如GPIB、LAN、USB等。Flash存儲(chǔ)器203用于存儲(chǔ)載波波形樣點(diǎn)和掃頻曲線(xiàn)的樣點(diǎn)。時(shí)鐘電路204用于給FPGA芯片205提供高精度的參考時(shí)鐘。FPGA芯片205按照處理器201的設(shè)置，輸出數(shù)字形式的掃頻信號(hào)212以及頻率標(biāo)記信號(hào)211。數(shù)模轉(zhuǎn)換器DAC模塊206，將數(shù)字信號(hào)212轉(zhuǎn)換為模擬量213。模擬電路207，處理DAC206輸出的模擬信號(hào)，包括濾波、衰減、放大等，就產(chǎn)生了最終的掃頻信號(hào)214。其中的FPGA芯片205具體如圖3所示，圖3是本發(fā)明一種掃頻發(fā)生器中FPGA芯片內(nèi)部功能模塊示意圖，包括:通信接口模塊300，與所述處理器相連接，用于接收處理器的指令，再將處理器發(fā)來(lái)的指令331轉(zhuǎn)發(fā)給FPGA芯片內(nèi)部其它模塊。時(shí)鐘模塊301，與所述時(shí)鐘電路相連接，對(duì)外部提供的參考時(shí)鐘332進(jìn)行頻率合成，為內(nèi)部其它模塊提供工作時(shí)鐘321。掃頻狀態(tài)機(jī)302，用于提供不同的掃頻狀態(tài)；本發(fā)明的掃頻狀態(tài)機(jī)302，提供四個(gè)狀態(tài)輸出掃頻信號(hào)，分別是:起始保持狀態(tài)，以起始頻率輸出信號(hào)；掃描狀態(tài)，輸出信號(hào)的頻率從起始頻率變化到終止頻率；終止保持狀態(tài)，以終止頻率輸出信號(hào)；回掃狀態(tài)，輸出信號(hào)的頻率從終止頻率變化到起始頻率。
以線(xiàn)性?huà)哳l為例，圖4說(shuō)明了這四個(gè)狀態(tài)的頻率變化過(guò)程。這四個(gè)狀態(tài)的持續(xù)時(shí)間可分別設(shè)置；甚至可以直接跳過(guò)，例如只開(kāi)啟“掃描”狀態(tài)，其它三個(gè)狀態(tài)都關(guān)閉。因此，在輸出掃頻信號(hào)前，處理器需要設(shè)置這四個(gè)狀態(tài)的開(kāi)啟和關(guān)閉，以及每個(gè)狀態(tài)持續(xù)時(shí)間所對(duì)應(yīng)的時(shí)間控制字311。掃頻狀態(tài)機(jī)302內(nèi)這四個(gè)狀態(tài)的跳轉(zhuǎn)流程如圖5所示。開(kāi)始掃頻后，先判斷本狀態(tài)是否開(kāi)啟，如果不是開(kāi)啟，則直接跳到下一狀態(tài)；如果開(kāi)啟，則等到本狀態(tài)的持續(xù)時(shí)間完成后，掃頻時(shí)間累加器會(huì)反饋一個(gè)標(biāo)記信號(hào)322，掃頻狀態(tài)機(jī)302收到這個(gè)標(biāo)記信號(hào)后跳入下一狀態(tài)。掃頻狀態(tài)機(jī)302根據(jù)跳轉(zhuǎn)情況，選擇各狀態(tài)對(duì)應(yīng)的時(shí)間控制字323送給掃頻時(shí)間累加器303。掃頻時(shí)間累加器303，與所述掃頻狀態(tài)機(jī)302相連接，用于給所述掃頻狀態(tài)機(jī)302反饋時(shí)間完成的標(biāo)記信號(hào)，并產(chǎn)生讀地址324輸出給掃頻曲線(xiàn)存儲(chǔ)器325。每個(gè)狀態(tài)下，掃頻狀態(tài)機(jī)302分別將四個(gè)狀態(tài)所對(duì)應(yīng)的時(shí)間控制字送給掃頻時(shí)間累加器303，掃頻時(shí)間累加器303以時(shí)間控制字進(jìn)行累加，累加器溢出則說(shuō)明本狀態(tài)的持續(xù)時(shí)間完成，將一個(gè)標(biāo)記信號(hào)反饋給掃頻狀態(tài)機(jī)302。本發(fā)明實(shí)現(xiàn)的掃頻信號(hào)有四個(gè)狀態(tài)，因此掃頻時(shí)間累加器的累加值不能作為讀地址直接送給掃頻曲線(xiàn)存儲(chǔ)器303，而是在各個(gè)狀態(tài)下分別作如下處理:起始保持狀態(tài):讀地址保持為0，在本狀態(tài)下始終從掃頻曲線(xiàn)存儲(chǔ)器304中讀出第■~ 個(gè)占.
掃描狀態(tài):將累加值送給掃頻曲線(xiàn)存儲(chǔ)器303 ；終止保持狀態(tài):讀地址保持為最大值，在本狀態(tài)下始終從掃頻曲線(xiàn)存儲(chǔ)器304中讀出最后一個(gè)點(diǎn)；回掃狀態(tài):將累加值取反后送給掃`頻曲線(xiàn)存儲(chǔ)器304，意即從最后一個(gè)點(diǎn)開(kāi)始取值，直至第一個(gè)點(diǎn)。掃頻曲線(xiàn)存儲(chǔ)器304，與所述掃頻狀態(tài)機(jī)302相連接，用于存儲(chǔ)所述掃頻狀態(tài)機(jī)302確定的掃頻曲線(xiàn)，并根據(jù)所述掃頻累加器303產(chǎn)生的讀地址讀取掃頻曲線(xiàn)樣點(diǎn)；所述掃頻曲線(xiàn)存儲(chǔ)器304的工作是在決定了掃頻方式后，掃頻信號(hào)開(kāi)始輸出前，處理器將掃頻方式的對(duì)應(yīng)的掃頻曲線(xiàn)312寫(xiě)入到掃頻曲線(xiàn)存儲(chǔ)器304中；掃頻開(kāi)始后，按照掃頻時(shí)間累加器303提供的讀地址取出掃頻曲線(xiàn)樣點(diǎn)325。偏移乘法器305，與所述掃頻曲線(xiàn)存儲(chǔ)器304相連接，通過(guò)計(jì)算獲得掃頻頻率字的增量部分；具體做法是將掃頻曲線(xiàn)樣點(diǎn)乘上一個(gè)掃頻偏移系數(shù)313，乘積就是掃頻頻率字的增量部分326。頻率字加法器306，與所述偏移乘法器305相連接，用于將頻率字的增量與頻率字基本量相加之和作為載波的頻率字327，假設(shè)頻率字327的數(shù)據(jù)位寬是K比特；相位累加器307，與所述頻率字加法器306相連接，用于對(duì)所述載波的頻率字累力口，并將累加結(jié)果作為載波存儲(chǔ)器的讀地址328輸出；載波存儲(chǔ)器308，接收所述相位累加器307的輸出結(jié)果作為讀地址，用于存儲(chǔ)載波的形狀一個(gè)周期的樣點(diǎn)315，例如正弦波、方波、鋸齒波等。載波存儲(chǔ)器輸出的結(jié)果就是頻率按照掃頻方式變化的掃頻信號(hào)333 ；
頻率標(biāo)記比較器309，用于產(chǎn)生頻率標(biāo)記信號(hào)334。頻率標(biāo)記是掃頻測(cè)量中的頻率定度，即當(dāng)掃頻信號(hào)的頻率變化到用戶(hù)設(shè)置的“標(biāo)記頻率”處時(shí)輸出一個(gè)標(biāo)記信號(hào)。產(chǎn)生頻率標(biāo)記信號(hào)的基本方法是差頻法，其原理示意圖如圖6所示。它使用一個(gè)標(biāo)準(zhǔn)信號(hào)發(fā)生器產(chǎn)生頻率為“標(biāo)記頻率”的信號(hào)，該信號(hào)與掃頻信號(hào)發(fā)生器輸出的信號(hào)進(jìn)行混頻，再經(jīng)過(guò)窄帶濾波和垂直放大，從而產(chǎn)生標(biāo)記信號(hào)。差頻法的缺點(diǎn)顯而易見(jiàn)，不僅電路復(fù)雜、成本高，而且由于模擬器件的非線(xiàn)性失真造成頻率標(biāo)記信號(hào)的穩(wěn)定度和準(zhǔn)確度都較差，同時(shí)由于電路延時(shí)會(huì)造成頻率定度誤差。掃頻曲線(xiàn)每個(gè)樣點(diǎn)所對(duì)應(yīng)的輸出頻率可按照公式1、2計(jì)算得到。掃頻信號(hào)333的頻率=主時(shí)鐘321頻率X頻率字327/2K (公式I)頻率字327 =基本量314+掃頻曲線(xiàn)樣點(diǎn)325 X掃頻偏移系數(shù)313 (公式2)掃頻曲線(xiàn)是由處理器寫(xiě)入的，每個(gè)樣點(diǎn)所在的地址也是處理器所知道的。因此，處理器將用戶(hù)設(shè)置的標(biāo)記頻率所對(duì)應(yīng)的地址閾值316配置給FPGA，頻率標(biāo)記比較器比較掃頻時(shí)間累加器輸出的讀地址324和地址閾值316，二者相等時(shí)，則產(chǎn)生一個(gè)標(biāo)記信號(hào)，即為頻率標(biāo)記信號(hào)。根據(jù)本發(fā)明所實(shí)現(xiàn)的掃頻信號(hào)發(fā)生器，具有如下優(yōu)點(diǎn):掃頻模式更為豐富，不僅有掃描功能，還支持起始保持、終止保持、回掃，而且這四個(gè)狀態(tài)的時(shí)間可分別靈活設(shè)置；FPGA芯片內(nèi)部結(jié)構(gòu)合理，使用偏移乘法器，無(wú)需軟件耗費(fèi)大量時(shí)間計(jì)算掃頻頻率字，從而減輕了軟件的負(fù)擔(dān)，也加快了系統(tǒng)響應(yīng)時(shí)間；與現(xiàn)有相比，只使用一個(gè)累加器，不僅降低了對(duì)FPGA的資源占用，而且有利于FPGA時(shí)序性能的提高，也有利于擴(kuò)展到并行DDS結(jié)構(gòu)；頻率標(biāo)記信號(hào)的產(chǎn)生電路只需要一個(gè)比較器，非常簡(jiǎn)單；由于采用全數(shù)字方法，效果非常好，不僅頻率穩(wěn)定度和準(zhǔn)確度高，而且沒(méi)有電路延時(shí)，也就不會(huì)有頻率定度誤差；此夕卜，只需增加比較器的數(shù)目，本發(fā)明就很容易增加頻率標(biāo)記信號(hào)的數(shù)目，由于目前FPGA資源非常豐富，這種頻率標(biāo)記信號(hào)數(shù)目上的增加所耗費(fèi)的成本幾乎可以忽略不計(jì)；采用FPGA在DDS技術(shù)基礎(chǔ)上產(chǎn)生掃頻信號(hào)，因此很自然的具有相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、控制靈活、升級(jí)調(diào)試方便等諸多優(yōu)點(diǎn)。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種掃頻信號(hào)發(fā)生器，該掃頻信號(hào)發(fā)生器包括處理器、存儲(chǔ)器、用戶(hù)接口模塊、時(shí)鐘電路、數(shù)模轉(zhuǎn)換模塊、模擬電路模塊以及FPGA芯片，其特征在于，該FPGA芯片包括: 通信接口模塊，與所述處理器相連接，用于接收處理器的指令； 時(shí)鐘模塊，與所述時(shí)鐘電路相連接，用于提供工作時(shí)鐘； 掃頻狀態(tài)機(jī)，用于提供不同的掃頻狀態(tài)； 掃頻時(shí)間累加器，與所述掃頻狀態(tài)機(jī)相連接，用于給所述掃頻狀態(tài)機(jī)反饋時(shí)間完成的標(biāo)記信號(hào)，并產(chǎn)生讀地址輸出； 掃頻曲線(xiàn)存儲(chǔ)器，與所述掃頻狀態(tài)機(jī)相連接，用于存儲(chǔ)所述掃頻狀態(tài)機(jī)確定的掃頻曲線(xiàn)，并根據(jù)所述掃頻累加器產(chǎn)生的讀地址讀取掃頻曲線(xiàn)樣點(diǎn)； 偏移乘法器，與所述掃頻曲線(xiàn)存儲(chǔ)器相連接，通過(guò)計(jì)算獲得掃頻頻率字的增量部分；頻率字加法器，與所述偏移乘法器相連接，用于將頻率字的增量與頻率字基本量相加獲得載波的頻率字； 相位累加器，與所述頻率字加法器相連接，用于對(duì)所述載波的頻率字累加，并將累加結(jié)果輸出； 載波存儲(chǔ)器，接收所述相位累加器的輸出結(jié)果作為讀地址，用于存儲(chǔ)載波的形狀一個(gè)周期的樣點(diǎn)； 頻率標(biāo)記比較器，用于產(chǎn)生頻率標(biāo)記信號(hào)。
2.根據(jù)權(quán)利要求1所述的掃頻信號(hào)發(fā)生器，其特征在于，所述掃頻狀態(tài)機(jī)提供四種狀態(tài)掃頻信號(hào)，包括: 起始保持狀態(tài)，以起始頻率輸出信號(hào)； 掃描狀態(tài)，輸出信號(hào)的頻率從起始頻率變化到終止頻率； 終止保持狀態(tài)，以終止頻率輸出信號(hào)； 回掃狀態(tài)，輸出信號(hào)的頻率從終止頻率變化到起始頻率。
3.根據(jù)權(quán)利要求1所述的掃頻信號(hào)發(fā)生器，其特征在于: 所述偏移乘法器提供掃頻偏移系數(shù)與掃頻曲線(xiàn)樣點(diǎn)乘積，從而獲得掃頻頻率字的增量部分。
4.根據(jù)權(quán)利要求1所述的掃頻信號(hào)發(fā)生器，其特征在于: 所述頻率標(biāo)記比較器獲取所述處理器傳送的由用戶(hù)設(shè)置的標(biāo)記頻率地址閾值，并與所述掃頻時(shí)間累加器輸出的讀地址相比較，二者相等時(shí)，產(chǎn)生一個(gè)標(biāo)記信號(hào)作為頻率標(biāo)記信號(hào)。
全文摘要
本發(fā)明提供一種掃頻信號(hào)發(fā)生器，該掃頻信號(hào)發(fā)生器包括處理器、存儲(chǔ)器、用戶(hù)接口模塊、時(shí)鐘電路、數(shù)模轉(zhuǎn)換模塊、模擬電路模塊以及FPGA芯片，該FPGA芯片包括掃頻狀態(tài)機(jī)，可以提供不同的掃頻狀態(tài)；偏移乘法器，與所述掃頻曲線(xiàn)存儲(chǔ)器相連接，通過(guò)計(jì)算獲得掃頻頻率字的增量部分；相位累加器，用于對(duì)載波的頻率字累加，并將累加結(jié)果輸出；頻率標(biāo)記比較器，用于產(chǎn)生頻率標(biāo)記信號(hào)。本發(fā)明實(shí)施例提供的一種掃頻信號(hào)產(chǎn)生器，采用FPGA作為核心部件產(chǎn)生掃頻信號(hào)，實(shí)現(xiàn)方案更為合理，軟件負(fù)擔(dān)小、響應(yīng)快，耗用FPGA的資源少；同時(shí)，增加一些符合市場(chǎng)需要的功能，掃頻模式更為豐富。
文檔編號(hào)H03B23/00GK103178782SQ20111043163
公開(kāi)日2013年6月26日 申請(qǐng)日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者丁新宇, 王悅, 王鐵軍, 李維森 申請(qǐng)人:北京普源精電科技有限公司