去除電平信號中毛刺的方法
【專利摘要】本發(fā)明公開了一種去除電平信號中毛刺的方法，包括如下步驟：步驟1，找到所關(guān)注的異步模擬模塊的輸入信號；步驟2，追溯該輸入信號的源頭，判斷其是否由組合邏輯構(gòu)成且有多個信號同時變化；步驟3，計算出組合邏輯的最大時延Ddm；步驟4,設(shè)置一個去毛刺寄存器,其數(shù)據(jù)輸入端D與所述組合邏輯的輸出端相連接，其輸出端Q與所述異步模擬模塊的輸入端相連接，時鐘端使用與所述異步模擬模塊同一時鐘域的時鐘，并增加所述組合邏輯的輸入寄存器的時鐘延時Dce和去毛刺寄存器的時鐘延時Dcs的差，進(jìn)行延時采樣。本發(fā)明可以在不改變接口時序關(guān)系的前提下，用寄存器消除信號的毛刺，以保證異步模擬模塊的功能穩(wěn)定。
【專利說明】去除電平信號中毛刺的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種去除電平信號中毛刺的方法。
【背景技術(shù)】
[0002]隨著芯片功能的越來越復(fù)雜，越來越多的設(shè)計中都會用到功能復(fù)雜的模擬模塊，如存儲器等。這些模擬模塊對某些輸入信號有比較嚴(yán)格的要求，特別是異步的模擬信號，不能出現(xiàn)毛刺，否則都會導(dǎo)致錯誤的功能。一般消除毛刺的方法都是使用寄存器輸出，即用寄存器輸出的信號直接驅(qū)動模擬模塊的異步信號，這需要一個時鐘周期的時序延時。當(dāng)該類操作在芯片中占主導(dǎo)地位的時候，芯片的工作速度被極大的降低了。如何在保證芯片工作速度的情況下，提供干凈的電平信號給異步模擬模塊，是電路設(shè)計的主要問題之一。

【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的技術(shù)問題是提供一種去除電平信號中毛刺的方法，可以在不改變接口時序關(guān)系的前提下，用寄存器消除信號的毛刺，以保證異步模擬模塊的功能穩(wěn)定。
[0004]為解決上述技術(shù)問題，本發(fā)明的去除電平信號中毛刺的方法，包括如下步驟:
[0005]步驟1，找到所關(guān)注的異步模擬模塊的輸入信號；
[0006]步驟2，追溯該輸入信號的源頭，判斷其是否由組合邏輯構(gòu)成且有多多信號同時變化；
[0007]步驟3,計算出組合邏輯的最大時延Ddm ；
[0008]步驟4，設(shè)置一個去毛刺寄存器，將其數(shù)據(jù)輸入端D與所述組合邏輯的輸出端相連接，將其輸出端Q與所述異步模擬模塊的輸入端相連接，其時鐘端使用與所述異步模擬模塊同一時鐘域的時鐘，并增加所述組合邏輯的輸入寄存器的時鐘延時Dce和去毛刺寄存器的時鐘延時Dcs的差，即Dce - Dcs,進(jìn)行延時米樣。
[0009]本發(fā)明利用零周期路徑的特點，用比較少的開銷去除了毛刺，既保證了異步模擬模塊功能的正確性，提高了整個設(shè)計的可靠性，又沒有改變整個設(shè)計數(shù)據(jù)的時序關(guān)系，保證了原有的設(shè)計性能。另外，因為使用了零周期路徑，整個過程所增加的元件只有一個寄存器和時鐘樹上的少量緩沖器，所以芯片面積開銷亦非常少。
【專利附圖】

【附圖說明】
[0010]下面結(jié)合附圖與【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0011]圖1是初始功能電路示意圖；
[0012]圖2是傳統(tǒng)的去除毛刺方法原理示意圖；
[0013]圖3是改進(jìn)的去除毛刺方法原理不意圖。
【具體實施方式】
[0014]異步模擬模塊對輸入信號要求比較高，不能有毛刺，需要干凈的電平信號。在組合邏輯中，由于部分輸入在非常短的時間內(nèi)同時變化，使得組合邏輯的輸出有毛刺輸出，而異步信號接口對毛刺敏感，且會影響到功能的正確性；因此過濾掉毛刺非常重要。
[0015]如圖1所示，假定設(shè)計中有輸入時鐘域clka，組合邏輯的輸出信號Si由若干個屬于輸入時鐘域clka的組合邏輯的輸入寄存器FFSl?FFSN的輸出信號組合而成，且對異步模擬模塊AIP來說是異步信號。假定輸入時鐘域clka在第η個時鐘周期的上升沿將數(shù)據(jù)輸入組合邏輯的輸入寄存器FFSl?FFSN，并產(chǎn)生組合邏輯的輸出信號Si送到異步模擬模塊ΑΙΡ，且在同一個時鐘周期輸出異步模擬模塊的輸出信號So，該異步模擬模塊的輸出信號So在第n+1個時鐘周期的上升沿被接收寄存器FFR鎖存。
[0016]因異步模擬模塊AIP對信號的嚴(yán)格要求，組合邏輯的輸出信號Si不能出現(xiàn)毛刺，但是對于組合邏輯來說，因輸出(起點)寄存器多，每個寄存器的輸出到B點的延時不一樣，不可避免的會出現(xiàn)毛刺。
[0017]如圖2所示如果用去毛刺寄存器FFSM將組合邏輯的輸出信號Si采一拍，輸出去毛刺寄存器的輸出信號Sd，再送到B點，雖然可以消除毛刺，但是去毛刺寄存器的輸出信號Sd卻是在第n+1個時鐘周期將數(shù)據(jù)送到異步模擬模塊AIP，并在第n+2個時鐘周期被接收寄存器FFR鎖存，改變了原本的時序關(guān)系。
[0018]為了不改變與異步模擬模塊AIP接口的時序關(guān)系，可以使用一種“零周期”的路徑結(jié)構(gòu)，結(jié)合寄存器輸出可消除毛刺的特點，對由組合信號合成的組合邏輯的輸出信號Si進(jìn)行延遲采樣，使組合邏輯的輸出信號Si可以在第η個時鐘周期送到異步模擬模塊AIP接口，如圖3所示。
[0019]零周期路徑的起點是組合邏輯的輸入寄存器FFSl?FFSN，終點是用于去毛刺的去毛刺寄存器FFSM，同屬于輸入時鐘域clka ;組合邏輯的輸入寄存器FFSl?FFSN和接收寄存器FFR的時鐘是平衡的。
[0020]假定去毛刺寄存器的時鐘延時為Dcs，從組合邏輯的輸入寄存器FFSl?FFSN到去毛刺寄存器FFSM的最長路徑延時為Ddm (組合邏輯的最大時延)，去毛刺寄存器FFSM的時鐘延時Dce的建立時間為Tsetupl，數(shù)據(jù)鎖存延時為Dq，異步模擬模塊AIP的輸出信號So的延時為Da，接收寄存器FFR建立時間為Tsetup2，輸入時鐘域clka的時鐘周期為P，當(dāng)滿足兩個條件:
[0021]1、Ddm+Tsetupl〈Dce - Dcs ;
[0022]2、Dce_Dcs+Dq+Da+Tsetup2〈P。
[0023]那么，如果數(shù)據(jù)在第η個時鐘周期的上升沿tl時刻被組合邏輯的輸入寄存器FFSl?FFSN鎖存，組合邏輯的輸出信號Si將在同一個時鐘周期內(nèi)，即tl+(Dce-Dcs)時刻被去毛刺寄存器FFSM鎖存，去毛刺寄存器的輸出信號Sd也會在tl+(DCe-DCS)+Dq時刻送到異步模擬模塊AIP，而異步模擬模塊AIP的輸出信號So將在第n+1個時鐘周期被接收寄存器FFR鎖存。
[0024]因組合邏輯的輸入寄存器FFSl?FFSN到去毛刺寄存器FFSM是零周期路徑，所以從組合邏輯的輸入寄存器FFSl?FFSN到接收寄存器FFR是I周期路徑，同時也消除了異步模擬模塊AIP接口信號的毛刺問題。
[0025]根據(jù)上述原理，通過下述技術(shù)方案實現(xiàn)去除信號中的毛刺:找到關(guān)注的信號，追溯其源頭，判斷是否可能產(chǎn)生毛刺，如果能，判斷組合邏輯的最大延時，對該信號進(jìn)行延時采樣。其具體步驟如下:
[0026]步驟1、找到所關(guān)注的異步模擬模塊的輸入信號Si。
[0027]步驟2、追溯該輸入信號Si的源頭，判斷是否可能產(chǎn)生毛刺。一般來說，其源頭由多個同時變化的寄存器組成，就會因為多個路徑的延時不一樣而產(chǎn)生毛刺。
[0028]步驟3、計算出所有路徑的最大時延Ddm,如圖3所示,如果滿足下面的條件,貝Ij進(jìn)入步驟4，將毛刺消除:
[0029]Ddm+Tsetupl+Dq+Da+Tsetup2<P。
[0030]步驟4、設(shè)置一個去毛刺寄存器FFSM，其數(shù)據(jù)輸入端D輸入組合邏輯的輸出信號Si，其輸出端Q與異步模擬模塊AIP的輸入端相連接，時鐘端使用同一輸入時鐘域clka的時鐘，根據(jù)實際情況增加所有路徑的起點寄存器FFSl?FFSN和去毛刺寄存器FFSM的時鐘延時差，使之略大于步驟3中的最大延時Ddm，進(jìn)行延時采樣。增加的時鐘延時差Dce-Dcs需滿足以下兩個條件:
[0031]Ddm+TsetupI<Dce~Dcs ；
[0032]Dce_Dcs+Dq+Da+Tsetup2〈P。
[0033]步驟5、完成整個去毛刺操作。
[0034]以上通過【具體實施方式】對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種去除電平信號中毛刺的方法，其特征在于，包括如下步驟: 步驟1，找到所關(guān)注的異步模擬模塊的輸入信號； 步驟2，追溯該輸入信號的源頭，判斷其是否由組合邏輯構(gòu)成且有多個信號同時變化； 步驟3，計算出組合邏輯的最大時延Ddm ； 步驟4，設(shè)置一個去毛刺寄存器，將其數(shù)據(jù)輸入端D與所述組合邏輯的輸出端相連接，將其輸出端Q與所述異步模擬模塊的輸入端相連接，其時鐘端使用與所述異步模擬模塊同一時鐘域的時鐘，并增加所述組合邏輯的輸入寄存器的時鐘延時Dce和該去毛刺寄存器的時鐘延時Dcs的差，即Dce -Dcs，進(jìn)行延時采樣。
2.如權(quán)利要求1所述的方法，其特征在于，步驟3中所述最大時延Ddm應(yīng)滿足如下條件:
Ddm+Tsetupl+Dq+Da+Tsetup2<P ； 其中，Tsetupl為組合邏輯的輸出寄存器的時鐘延時Dce的建立時間；Dq為數(shù)據(jù)鎖存的延時；Da為異步模擬模塊輸出信號的延時；TSetup2為接收寄存器的建立時間；P為輸入時鐘域的時鐘周期。
3.如權(quán)利要求1所述的方法，其特征在于，步驟4中所述時鐘延時差Dce-Dcs需滿足以下兩個條件:
Ddm+TsetupI<Dce~Dcs ；
Dce_Dcs+Dq+Da+Tsetup2〈P ； 其中，Tsetupl為組合邏輯的輸出寄存器的時鐘延時Dce的建立時間；Dce為組合邏輯的輸入寄存器的時鐘延時；Dcs為去毛刺寄存器的時鐘延時；Dq為數(shù)據(jù)鎖存的延時；Da為異步模擬模塊輸出信號的延時；TSetup2為接收寄存器的建立時間；P為輸入時鐘域的時鐘周期。
【文檔編號】H03K5/01GK103631314SQ201210300838
【公開日】2014年3月12日 申請日期:2012年8月22日 優(yōu)先權(quán)日:2012年8月22日
【發(fā)明者】王永流, 張伸 申請人:上海華虹集成電路有限責(zé)任公司