專(zhuān)利名稱(chēng)：電平移位電路和使用電平移位電路的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路領(lǐng)域，更具體地，涉及電平移位電路和使用電平移位電路的半導(dǎo)體器件。
背景技術(shù)：
電平移位電路通常用作輸入/輸出(I/O)電路，用于傳遞具有不同工作電壓的電子器件之間的信號(hào)。例如，在一方面，電平上移電路被用于將信號(hào)從一個(gè)電路的低電壓范圍轉(zhuǎn)換到另一個(gè)電路的高電壓范圍。另一方面，電平下移電路被用于將信號(hào)從一個(gè)電路的高電壓范圍轉(zhuǎn)換到另一個(gè)電路的低電壓范圍。

發(fā)明內(nèi)容
為解決上述問(wèn)題，本發(fā)明提供了一種電平移位電路，包括:輸入節(jié)點(diǎn)；輸出節(jié)點(diǎn)；第一電壓節(jié)點(diǎn)，配置成接收第一電壓；第二電壓節(jié)點(diǎn)，配置成接收與第一電壓不同的第二電壓；第一電路，連接到輸入節(jié)點(diǎn)、輸出節(jié)點(diǎn)和第一電壓節(jié)點(diǎn)，并且配置成根據(jù)施加到輸入節(jié)點(diǎn)的輸入電壓將輸出節(jié)點(diǎn)處的輸出電壓拉向第一電壓；第二電路，連接到第一電路、輸出節(jié)點(diǎn)和第二電壓節(jié)點(diǎn)，并且配置成根據(jù)來(lái)自第一電路的輸入電壓將輸出電壓拉向第二電壓；以及輸出電壓控制電路，連接到輸出節(jié)點(diǎn)，并且配置成將輸出電壓控制在比第一電壓到第二電壓的范圍更窄的電壓范圍內(nèi)。其中，輸出電壓控制電路配置成將輸出電壓控制在第二電壓和中間電壓之間擺動(dòng)；以及中間電壓在第一電壓和第二電壓之間并且不同于第一電壓和第二電壓。其中，輸出電壓控制電路配置成響應(yīng)在第一電壓和第三電壓之間擺動(dòng)的輸入電壓，將輸出電壓控制在第二電壓和中間電壓之間擺動(dòng)；以及中間電壓在第三電壓的約90%到約110%之間。其中，輸出電壓控制電路包括:第一晶體管，連接在輸出節(jié)點(diǎn)和第一電路之間；以及第二晶體管，連接在第二電壓和輸出節(jié)點(diǎn)之間，其中，中間電壓與第一晶體管和第二晶體管的尺寸比相關(guān)。其中，輸出電壓控制電路的至少一部分連接在輸出節(jié)點(diǎn)和第一電路之間。其中，輸出電壓控制電路的至少一部分連接在第二電壓節(jié)點(diǎn)和輸出節(jié)點(diǎn)之間。為解決上述問(wèn)題，本發(fā)明提供了一種半導(dǎo)體器件，包括:核心電路；以及電平上移電路，具有:輸入節(jié)點(diǎn)，連接到核心電路并且配置成從核心電路接收在地電平電壓和第一供電電壓之間擺動(dòng)的輸入信號(hào)，以及輸出節(jié)點(diǎn)；其中，電平上移電路配置成在輸出節(jié)點(diǎn)產(chǎn)生在第二供電電壓和中間電壓之間擺動(dòng)的輸出信號(hào)，第二供電電壓高于第一供電電壓，中間電壓在第二供電電壓和地電平電壓之間并且不同于第二供電電壓和地電平電壓，以及核心電路和電平上移電路包括具有相同厚度的柵極氧化物層的金屬氧化物半導(dǎo)體(MOS)器件。該半導(dǎo)體器件進(jìn)一步包括電平下移電路，具有:輸入節(jié)點(diǎn)，配置成從外部電路接收在第二供電電壓和中間電壓之間擺動(dòng)的輸入信號(hào)，以及輸出節(jié)點(diǎn)，連接到核心電路；其中，電平下移電路配置成在輸出節(jié)點(diǎn)產(chǎn)生在地電平電壓和第一供電電壓之間擺動(dòng)的輸出信號(hào)，以及電平下移電路包括具有柵極氧化物層的金屬氧化物半導(dǎo)體(MOS)器件，電平下移電路的柵極氧化物層的厚度與核心電路和電平上移電路中的MOS器件的柵極氧化物層的厚度相同。其中，中間電壓在第一供電電壓的約90%到約110%之間。其中，電平上移電路和電平下移電路中的至少一個(gè)包括多個(gè)串聯(lián)連接的電平移位級(jí)，每一個(gè)均配置成在低電壓范圍和高電壓范圍之間移位信號(hào)；以及電平移位級(jí)包括MOS器件，MOS器件的柵極氧化物層的厚度與核心電路中的MOS器件的柵極氧化物層的厚度相同。其中，高電壓范圍的下限在低電壓范圍的上限的約90%到約110%之間。其中，電平移位級(jí)的配置相同。為解決上述問(wèn)題，本發(fā)明提供了一種電平移位電路，包括:非反向輸入節(jié)點(diǎn)和反向輸入節(jié)點(diǎn)；非反向輸出節(jié)點(diǎn)和反向輸出節(jié)點(diǎn)；第一電壓供電節(jié)點(diǎn)，配置成接收第一供電電壓；第二電壓供電節(jié)點(diǎn)，配置成接收與第一供電電壓不同的第二供電電壓；第一晶體管，具有:柵極，連接到非反向輸入節(jié)點(diǎn)，以及漏極和源極，連接在第一電壓供電節(jié)點(diǎn)和反向輸出節(jié)點(diǎn)之間；第二晶體管，具有:柵極，連接到反向輸入節(jié)點(diǎn)，以及漏極和源極，連接在第一電壓供電節(jié)點(diǎn)和非反向輸出節(jié)點(diǎn)之間；第三晶體管，具有:柵極，連接到非反向輸出節(jié)點(diǎn)，以及漏極和源極，連接在第二供電電壓節(jié)點(diǎn)和反向輸出節(jié)點(diǎn)之間；第四晶體管，具有:柵極，連接到反向輸出節(jié)點(diǎn)，以及漏極和源極，連接在第二供電電壓節(jié)點(diǎn)和非反向輸出節(jié)點(diǎn)之間；二級(jí)管連接式的第五晶體管，連接在反向輸出節(jié)點(diǎn)和第二電壓供電節(jié)點(diǎn)之間；以及二級(jí)管連接式的第六晶體管，連接在非反向輸出節(jié)點(diǎn)和第二電壓供電節(jié)點(diǎn)之間。該電平移位電路，進(jìn)一步包括:二級(jí)管連接式的第七晶體管，連接在反向輸出節(jié)點(diǎn)和第一晶體管之間；以及二級(jí)管連接式的第八晶體管，連接在非反向輸出節(jié)點(diǎn)和第二晶體管之間。其中，電平移位電路是電平上移電路，第一晶體管和第二晶體管是N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，以及第三晶體管到第八晶體管是P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。其中，電平移位電路是電平下移電路，第一晶體管和第二晶體管是PMOS晶體管，以及第三晶體管到第八晶體管是NMOS晶體管。其中，第一晶體管到第八晶體管是金屬氧化物半導(dǎo)體(MOS)晶體管，以及第七晶體管與第五晶體管的尺寸比和第八晶體管與第六晶體管的尺寸比在10: I到1: 10之間。其中，第一 MOS晶體管到第八MOS晶體管具有相同厚度的柵極氧化物層。其中，電平移位電路是電平上移電路，第一晶體管和第二晶體管是N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，以及第三晶體管到第六晶體管是P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。其中，電平移位電路是電平下移電路，第一晶體管和第二晶體管是PMOS晶體管，以及第三晶體管到第六晶體管是NMOS晶體管。


通過(guò)說(shuō)明書(shū)附圖部分的圖中的實(shí)例來(lái)闡述但不用于限制一種或多種實(shí)施例，其中具有相同參考標(biāo)號(hào)的元件在本申請(qǐng)中表示相同或相似元件。除非另有說(shuō)明，否則附圖不必成比例繪制。圖1是電平移位電路的示意性電路圖。圖2A是根據(jù)一些實(shí)施例的電平移位電路的示意框圖。圖2B是根據(jù)一些實(shí)施例的半導(dǎo)體器件的示意框圖。圖3是根據(jù)一些實(shí)施例的電平上移電路的示意電路圖。圖4A-4B是根據(jù)一些實(shí)施例的在電平上移電路中的某些節(jié)點(diǎn)的各種電壓時(shí)序圖。圖5是根據(jù)一些實(shí)施例的電平下移電路的示意電路圖；圖6A-6B是根據(jù)一些實(shí)施例的在電平下移電路中的某些節(jié)點(diǎn)的各種電壓時(shí)序圖。圖7是根據(jù)一些實(shí)施例的半導(dǎo)體器件的示意框圖。圖8是根據(jù)一些實(shí)施例的半導(dǎo)體器件的示意截面圖。
具體實(shí)施例方式應(yīng)當(dāng)理解以下公開(kāi)提供了許多不同實(shí)施例或?qū)嵗?，用于?shí)現(xiàn)各種實(shí)施例的不同特征。下面描述了元件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。然而，本發(fā)明主旨可體現(xiàn)在許多不同的形式中并且不應(yīng)解釋為限于本申請(qǐng)闡述的實(shí)施例，更確切地說(shuō)，提供這些實(shí)施例使得下面的描述充分和完整并且完全向本領(lǐng)域普通技術(shù)人員傳達(dá)了本發(fā)明主旨。另一方面，顯而易見(jiàn)的是一種和多種實(shí)施例在沒(méi)有具體細(xì)節(jié)的情況下也是可以實(shí)施的。在附圖中，為了清楚擴(kuò)大了層和區(qū)域的厚度和寬度。附圖中相同的參考標(biāo)號(hào)指示相同的元件。附圖中示出的元件和區(qū)本質(zhì)上只是示意性的，因而附圖中示出的相對(duì)尺寸或間隔不用于限制本發(fā)明主旨的范圍。圖1是電平移位電路100的示意電路圖。電平移位電路100包括η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管麗11、麗21、和P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管ΜΡ11、ΜΡ21。NMOS晶體管麗11、麗21的源極接地。NMOS晶體管麗11、麗21的漏極連接到相應(yīng)的輸出節(jié)點(diǎn)1，2。NMOS晶體管麗11、麗21的柵極連接到相應(yīng)的輸入節(jié)點(diǎn)3、4。PMOS晶體管MPlU ΜΡ21的源極連接到高供電電壓源Vddh。PMOS晶體管MP11、MP21的漏極連接到相應(yīng)的輸出節(jié)點(diǎn)1、2。PMOS晶體管MP11、MP21是交叉鎖存的，PMOS晶體管MPll的柵極連接到PMOS晶體管MP21的漏極和PMOS晶體管MP21的柵極連接到PMOS晶體管MPll的漏極。核心電路139連接到電平移位電路100的輸入節(jié)點(diǎn)3、4，核心電路139包括例如NMOS晶體管麗31和PMOS晶體管MP31。核心電路139連接到低供電電壓源Vddl。核心電路139產(chǎn)生具有電壓電平在地電壓(S卩，O)和低供電電壓源Vddll之間擺動(dòng)的信號(hào)。核心電路139產(chǎn)生的信號(hào)通過(guò)輸入節(jié)點(diǎn)3供給電平移位電路100。核心電路139產(chǎn)生的信號(hào)翻轉(zhuǎn)后得到的信號(hào)通過(guò)輸入節(jié)點(diǎn)4提供給電平移位電路100。在信號(hào)在輸入節(jié)點(diǎn)3處從地電壓變化為低供電電壓源Vddl時(shí)，NMOS晶體管麗11變?yōu)镺N并且將輸出節(jié)點(diǎn)I處的輸出電壓拉至地電壓。因此，PMOS晶體管MP21變?yōu)镺N并且將輸出節(jié)點(diǎn)2處的輸出電壓拉至高供電電壓源Vddh。PMOS晶體管MPll通過(guò)輸出節(jié)點(diǎn)2處的高電壓變?yōu)镺FF。NMOS晶體管麗21通過(guò)輸入節(jié)點(diǎn)4處的翻轉(zhuǎn)信號(hào)的地電壓變?yōu)镺FF。當(dāng)信號(hào)在輸入節(jié)點(diǎn)3處從低供電電壓源Vddl變化為地電壓時(shí)過(guò)程相反。
因此，輸出節(jié)點(diǎn)1、2處的輸出電壓在地電壓(S卩，0)和高供電電壓源Vddh之間擺動(dòng)，即，在大于由核心電路139產(chǎn)生的信號(hào)的電壓的電壓范圍內(nèi)擺動(dòng)。較大的電壓范圍施加為穿過(guò)電平移位電路100的NMOS晶體管麗11、麗21和PMOS晶體管MP11、MP21，并且在某些情形下有可能造成電平移位電路100中的NMOS和PMOS晶體管中的一個(gè)或多個(gè)的柵極氧化物擊穿。為避免或最小化這種擊穿的可能性，電平移位電路100中的NMOS和PMOS晶體管的柵極氧化物制造得比核心電路中的NMOS和PMOS晶體管的柵極氧化物厚。隨著NMOS和PMOS晶體管的柵極氧化物的厚度增加，NMOS和PMOS晶體管的切換速度減小。圖2A是根據(jù)一些實(shí)施例的電平移位電路200的示意框圖。電平移位電路200包括輸入節(jié)點(diǎn)IN、輸出節(jié)點(diǎn)OUT、用于接收第一電壓Vl的第一電壓節(jié)點(diǎn)251、以及用于接收與第一電壓Vl不同的第二電壓V2的第二電壓節(jié)點(diǎn)252。電平移位電路200還包括第一電路210、第二電路220、以及輸出電壓控制電路230。第一電路210連接到輸入節(jié)點(diǎn)IN、輸出節(jié)點(diǎn)OUT和第一電壓節(jié)點(diǎn)251。第一電路210被配置成根據(jù)施加給輸入節(jié)點(diǎn)IN的輸入電壓Vin將輸出節(jié)點(diǎn)OUT的輸出電壓Vout拉向第一電壓VI。第二電路220連接到輸出節(jié)點(diǎn)OUT和第二電壓節(jié)點(diǎn)252。第二電路220被配置成根據(jù)輸入電壓Vin將輸出電壓Vout拉向第二電壓V2。因此，輸出電壓Vout趨向于在第一電壓Vl到第二電壓V2的電壓范圍V1-V2內(nèi)擺動(dòng)。在某些情形下，這種電壓范圍V1-V2不必要地影響(stress)電平移位電路200中的半導(dǎo)體元件(如晶體管、互連部件等)。因而，輸出電壓控制電路230連接到輸出節(jié)點(diǎn)OUT并且被配置成控制輸出電平Vout在比電壓范圍V1-V2窄的范圍內(nèi)擺動(dòng)。因此，避免了或至少減少了對(duì)電平移位電路200中的半導(dǎo)體元件的不必要的影響。 在一些實(shí)施例中，輸出電壓控制電路230被配置成控制輸出電壓Vout在第二電壓V2和中間電壓Vi之間擺動(dòng)，如圖2A中示例性示出的。中間電壓Vi被選擇為在第一電壓Vl和第二電壓V2之間，并且不同于第一電壓Vl和第二電壓V2。換句話(huà)說(shuō)，Vl < Vi < V2或者Vl > Vi >V2。前者(即Vl < Vi < V2)應(yīng)用于電平移位電路200被配置為電平上移電路時(shí)，所述電平上移電路將在第一電壓Vl和第三電壓V3之間的低電壓范圍內(nèi)擺動(dòng)的輸入電壓Vin移位到在第二電壓V2和中間電壓Vi之間的高電壓范圍內(nèi)。后者(即，Vl >Vi > V2)應(yīng)用于電平移位電路200被配置為電平下移電路時(shí)，所述電平下移電路將在第一電壓Vl和第三電壓V3之間的高電壓范圍內(nèi)擺動(dòng)的輸入電壓Vin轉(zhuǎn)換到在第二電壓V2和中間電壓Vi之間的低電壓范圍內(nèi)。在一些實(shí)施例中，中間電壓Vi在第三電壓V3的約90 %至約110%之間。在一些實(shí)施例中，通過(guò)適當(dāng)配置輸出電壓控制電路230來(lái)預(yù)先確定中間電壓Vi。由于第一電路210連接在具有第一電壓Vl的第一電壓節(jié)點(diǎn)251和具有輸出電壓Vout (在電壓范圍V2-V1內(nèi)擺動(dòng))的輸出端OUT之間，第一電路210中的半導(dǎo)體元件經(jīng)受在Vl和Vi之間的電壓范圍。類(lèi)似地，由于第二電路220連接在具有第二電壓V2的第二電壓節(jié)點(diǎn)252和具有輸出電壓Vout (在電壓范圍V2-V1內(nèi)擺動(dòng))的輸出端OUT之間，第二電路220中的半導(dǎo)體元件經(jīng)受在V2和Vi之間的電壓范圍。因此，第一電路210和第二電路220中的半導(dǎo)體元件經(jīng)受比全電壓范圍(V1-V2)窄的電壓范圍(即Vl-Vi或V1-V2)，該全電壓范圍為在沒(méi)有輸出電壓控制電路230的情況下所述元件經(jīng)受的電壓范圍。因此，避免了或至少減少了對(duì)電平移位電路200中的半導(dǎo)體元件的不必要影響。
圖2B是根據(jù)一些實(shí)施例的半導(dǎo)體器件295的示意框圖。半導(dǎo)體器件295包括核心電路280和I/O電路270，所述I/O電路270連接到核心電路280，以在核心電路280和外部電路之間傳遞信號(hào)。在一些實(shí)施例中，核心電路280包括多個(gè)半導(dǎo)體元件和布置在一起工作以提供某種功能的互連部件。核心電路280被配置成在預(yù)先確定電壓范圍內(nèi)工作，如在圖2B中示例性示出的在從地電壓VS到核心供電電壓VD的范圍內(nèi)。地電壓不必是零。在一些實(shí)施例中，地電壓為從-1OV到+10V。核心電路280通過(guò)I/O電路270連接到外部電路。I/O電路270包括至少一個(gè)電平上移電路200A或電平下移電路200B。在一些實(shí)施例中，I/O電路270包括一個(gè)或多個(gè)電平上移電路200A和一個(gè)或多個(gè)電平下移電路200B，如在圖2B中示例性示出的。每個(gè)電平上移電路200A或者電平下移電路200B被配置為本申請(qǐng)中參照?qǐng)D2A描述的電平移位電路200。核心電路280中的一個(gè)或多個(gè)輸出端281連接到一個(gè)或多個(gè)電平上移電路200A的輸入端IN，電平上移電路200A將核心電路280的輸出端281處的信號(hào)轉(zhuǎn)換到較高的電壓范圍并在相應(yīng)的輸出端OUT輸出電平上移信號(hào)給外部電路。例如，在核心電路280的輸出端281的信號(hào)在地電壓VS至核心(第一)供電電壓VD的較低電壓范圍內(nèi)擺動(dòng)。由一個(gè)或多個(gè)電平上移電路200A輸出的電平上移信號(hào)在I/O(第二)供電電壓VDH至中間電壓VDL的較高電壓范圍內(nèi)擺動(dòng)，其中VDH > VD和VDH > VDL > VS0類(lèi)似地，核心電路280的一個(gè)或多個(gè)輸入端282連接到一個(gè)或多個(gè)電平下移電路200B的輸出端0UT，電平移位電路200B將在相應(yīng)的輸入端IN的從外部電路接收的信號(hào)轉(zhuǎn)換成較低的電壓范圍并且輸出電平下移信號(hào)給核心電路280。例如，在電平下移電路200B的輸入端IN的從外部電路接收的信號(hào)在1/0(第二)供電電壓VDH’至中間電壓VDL’的較高電壓范圍內(nèi)擺動(dòng)。在核心電路280的輸入端282的電平下移信號(hào)在地電壓VS至核心(第一)供電電壓VD的較低電壓范圍內(nèi)擺動(dòng)，其中VDH’ >VD和VDH’ > VDL’ > VS。在一些實(shí)施例中，VDH = VDH’和/或VDL = VDL’。在一些實(shí)施例中，VDL和/或VDL’在VD的約90%至約110%。在一些實(shí)施例中，通過(guò)在每一個(gè)電平上移電路200A或電平下移電路200B中適當(dāng)配置輸出電壓控制電路230 (圖2A)，電平上移電路200A或電平下移電路200B中的半導(dǎo)體元件受與核心供電電壓范圍VS-VD相同和相似的電壓范圍的支配使得允許電平上移電路200A或電平下移電路200B中的半導(dǎo)體元件(如晶體管)制造成具有與核心電路280中的半導(dǎo)體元件的柵極氧化物厚度相同的柵極氧化物。因此，對(duì)I/O電路270來(lái)說(shuō)不需要相對(duì)較厚的柵極氧化物并且這樣也不影響半導(dǎo)體器件295的交換速度。此外，由于不必實(shí)施使I/O電路270中的柵極氧化物加厚的附加工藝，因此簡(jiǎn)化了 I/O電路270的制造工藝。在一些實(shí)施例中，I/O電路270和核心電路280中的半導(dǎo)體元件在同一時(shí)間以及通過(guò)同樣的工藝制造，減少了成本和加工時(shí)間。因而，I/O電路270被配置成執(zhí)行使在不同電壓范圍內(nèi)的核心電路280和外部電路之間配合工作的預(yù)期功能，并且不會(huì)過(guò)應(yīng)激I/O電路270中的半導(dǎo)體元件。在不犧牲半導(dǎo)體器件的交換速度的情況下，確保了 I/O電路270中的半導(dǎo)體元件的預(yù)期使用壽命(例如，至少10年)。圖3是根據(jù)一些實(shí)施例的電平上移電路300的示意電路圖。電平上移電路300包括NMOS晶體管MNl、NMOS晶體管MN1_、PMOS晶體管MP2、PMOS晶體管MP2_、PMOS晶體管MP3、和PMOS晶體管MP3_。NMOS晶體管MNl和NMOS晶體管MN1_限定了第一電路310，該第一電路310布置成實(shí)現(xiàn)圖2A中描述的第一電路210的功能。PMOS晶體管MP2和PMOS晶體管MP2_限定了第二電路320，該第二電路320布置成實(shí)現(xiàn)圖2A中描述的第二電路220的功能。PMOS晶體管MP3和PMOS晶體管MP3_限定了輸出電壓控制電路330的至少一部分331，這布置成實(shí)現(xiàn)圖2A中描述的輸出電壓控制電路230的功能。第一電路310連接到輸入節(jié)點(diǎn)IN和IN_、輸出節(jié)點(diǎn)OUT和0UT_、和第一供電電壓節(jié)點(diǎn)351，第一供電 電壓節(jié)點(diǎn)351用于根據(jù)施加到相應(yīng)輸入節(jié)點(diǎn)IN和IN_的輸入電壓VIN和VIN_，將輸出節(jié)點(diǎn)OUT和0UT_出的輸出電壓VO和V0_拉向在第一供電電壓節(jié)點(diǎn)351處的第一供電電壓VSS。具體地，NMOS晶體管麗I具有連接到非反向輸入節(jié)點(diǎn)IN的柵極、連接到反向輸出節(jié)點(diǎn)0UT_的漏極、和連接到第一供電電壓VSS的第一供電電壓節(jié)點(diǎn)351的源極。NMOS晶體管麗1_具有連接到反向輸入節(jié)點(diǎn)IN_的柵極、連接到非反向輸出節(jié)點(diǎn)OUT的漏極、和連接到第一供電電壓VSS的第一供電電壓節(jié)點(diǎn)351的源極。第一供電電壓VSS不一定為零。在一些實(shí)施例中，第一供電電壓VSS在-1OV到+IOV之間。第二電路320連接到輸出節(jié)點(diǎn)OUT和0UT_，第二供電電壓節(jié)點(diǎn)352用于根據(jù)輸入電壓VIN和VIN將輸出電壓VO和VO拉向第二供電電壓VDDH。具體地，PMOS晶體管MP2具有連接到非反向輸出節(jié)點(diǎn)OUT的柵極、連接到反向輸出節(jié)點(diǎn)0UT_的漏極、和連接到第二供電電壓節(jié)點(diǎn)352的源極。PMOS晶體管MP2具有連接到反向輸出節(jié)點(diǎn)0UT_的柵極、連接到非反向輸出節(jié)點(diǎn)OUT的漏極、和連接到第二供電電壓節(jié)點(diǎn)352的源極。PMOS晶體管MP2和PMOS晶體管MP2_是交叉鎖存的。輸出電壓控制電路330包括至少部分331，其連接到輸出節(jié)點(diǎn)OUT和0UT_，以將輸出電壓VO和VO控制在比第一供電電壓VSS到第二供電電壓VDDH的VSS-VDDH范圍更窄的電壓范圍內(nèi)。具體地，PMOS晶體管MP3具有直接短接至其漏極的柵極，并且該柵極還短接到反向輸出節(jié)點(diǎn)0UT_，PM0S晶體管MP3還具有連接到第二供電電壓節(jié)點(diǎn)352的源極。PMOS晶體管MP3_以二極管連接方式連接在非反向輸出節(jié)點(diǎn)OUT和第二供電電壓節(jié)點(diǎn)之間。因此，輸出電壓控制電路330的部分331連接在輸出節(jié)點(diǎn)OUT和0UT_以及第二供電電壓節(jié)點(diǎn)352之間。輸出電壓控制電路330也包括設(shè)置在輸出節(jié)點(diǎn)OUT和0UT_與第一電路310之間的另一部分332。具體地，PMOS晶體管MPl具有直接短接至其漏極的柵極，并且該柵極還短接到NMOS晶體管麗I的漏極，PMOS晶體管MPl還具有連接到反向輸出節(jié)點(diǎn)0UT_的源極。PMOS晶體管MPl以二極管連接方式連接在反向輸出節(jié)點(diǎn)0爪_和NMOS晶體管麗I之間。PMOS晶體管MP1_具有短接至其漏極的柵極，并且該柵極還短接到NMOS晶體管麗1_的漏極，PMOS晶體管1 1_還具有連接到非反向輸出節(jié)點(diǎn)OUT的源極。PMOS晶體管MP1_以二極管連接方式連接在非反向輸出節(jié)點(diǎn)OUT和NMOS晶體管麗1_之間。電平上移電路300也包括一個(gè)或多個(gè)輸出電路341、342，連接到相應(yīng)的輸出節(jié)點(diǎn)0爪_和0UT，用于輸出相應(yīng)的電壓￥( _和V0D。在各種實(shí)施例中，合適的電路可實(shí)現(xiàn)為輸出電路341、342。如圖3，輸出電路341、342中的每一個(gè)都包括反相器。更具體地，輸出電路341中的反相器包括PMOS晶體管MP4和NMOS晶體管麗2，它們串聯(lián)連接在第二供電電壓VDDH的第二供電電壓節(jié)點(diǎn)352和第三供電電壓VDDL的第三供電電壓節(jié)點(diǎn)353之間。相類(lèi)似地，輸出電路342中的反相器包括PMOS晶體管MP4_和NMOS晶體管麗2_，它們串聯(lián)連接在第二供電電壓VDDH的第二供電電壓節(jié)點(diǎn)352和第三供電電壓VDDL的第三供電電壓節(jié)點(diǎn)353之間。反相器使輸出電壓VO和乂0_反向以生成相應(yīng)的電壓VOD和VOD。因此。電壓VOD和V0D_跟隨相應(yīng)的輸入電壓VIN和VIN_，但是在不同電壓范圍(更高)，如本申請(qǐng)中將參考圖4A-4B描述的。在一些實(shí)施例中，省略了輸出電路341，342。輸入電壓VIN和VIN在從第一供電電壓VSS到第三供電電壓VDDL的電壓范圍內(nèi)擺動(dòng)。當(dāng)輸入電壓VIN從VSS變化到VDDL時(shí)(S卩，輸入電壓VIN從VDDL變化到VSS)，NMOS晶體管麗I變?yōu)镺N并將其漏極拉到VSS。因?yàn)镻MOS晶體管MPl的柵極和漏極連接到NMOS晶體管麗I的漏極，PMOS晶體管MPl的柵極也拉到VSS，使得二級(jí)管連接式的PMOS晶體管MPl變?yōu)?N。因此，反向輸出節(jié)點(diǎn)0UT_通過(guò)變?yōu)镺N(即導(dǎo)通)的PMOS晶體管MPl和NMOS晶體管麗I被拉向VSS。因?yàn)镻MOS晶體管MP3的柵極和漏極連接到反向輸出節(jié)點(diǎn)0UT_，PMOS晶體管MP3的柵極也拉向VSS，使得二級(jí)管連接式的PMOS晶體管MP3變?yōu)镺N。PMOS晶體管MP2_的柵極也連接到反向輸出節(jié)點(diǎn)0UT_并且也拉向VSS，使得PMOS晶體管1^2_變?yōu)?N。因此，非反向輸出節(jié)點(diǎn)OUT拉至VDDH。PMOS晶體管MP2的柵極連接到非反向輸出節(jié)點(diǎn)OUT并且拉向VDDH，使得PMOS晶體管MP2變?yōu)镺FF。因?yàn)镻MOS晶體管MP3_的柵極和漏極連接到非反向輸出節(jié)點(diǎn)0UT，PM0S晶體管MP3_的柵極也拉向VDDH，使得二級(jí)管連接式的PMOS晶體管MP3_變?yōu)镺FF。由 于輸入電壓VIN_在NMOS晶體管麗1_的柵極從VDDL變化到VSS，因此NMOS晶體管麗1_也變?yōu)镺FF。因此，在電平上移電路300的左邊，PMOS晶體管MP2變?yōu)?FF，而PMOS晶體管MP3、PMOS晶體管MPl和NMOS晶體管MNl變?yōu)镺N并且串聯(lián)連接在VDDH和VSS之間。PMOS晶體管MPl和PMOS晶體管MP3 —起限定用于將在第二供電電壓節(jié)點(diǎn)352的高電壓VDDH減到在反向輸出節(jié)點(diǎn)OUT的中間電壓VI的分壓器，其中VDDH > VI > VSS0在一些實(shí)施例中，通過(guò)適當(dāng)選擇PMOS晶體管MPl與PMOS晶體管MP3的尺寸比來(lái)確定VI的電平。例如，在一個(gè)或多個(gè)實(shí)施例中，PMOS晶體管MPl與PMOS晶體管MP3的尺寸比在1: 10到10: I之間。在一個(gè)或多個(gè)實(shí)施例中，不是如圖3中示出的單個(gè)PMOS晶體管MPl，而是幾個(gè)二極管連接式的PMOS晶體管MPl串聯(lián)連接以配置分壓器，從而提供適當(dāng)電平的VI。可選地或另外，不是如圖3中示出的單個(gè)PMOS晶體管MP3，而是幾個(gè)二極管連接式的PMOS晶體管MP3串聯(lián)連接以配置分壓器從而提供適當(dāng)電平的VI。在電平上移電路300的右邊，PMOS晶體管MP2變?yōu)?N，而PMOS晶體管MP3_和NMOS晶體管麗1_變?yōu)镺FF。在非反向輸出節(jié)點(diǎn)OUT的輸出電壓VO是VDDH。在電路中存在如描述的PMOS晶體管MP 1_足以阻止這樣的高電壓直接施加到NMOS晶體管麗1_的漏極。因此，NMOS晶體管麗1_不會(huì)經(jīng)受從VSS到VDDH的大電壓范圍。當(dāng)輸入電壓VIN從VDDL變化到VSS (即輸入電壓VIN_從VSS變化到VDDL)時(shí)，該過(guò)程反轉(zhuǎn)。具體地，在電平上移電路300的右邊，PMOS晶體管MP2_變?yōu)?FF，而PMOS晶體管MP3_、PM0S晶體管MP 1_和NMOS晶體管MN1_變?yōu)镺N并且串聯(lián)連接在VDDH和VSS之間。PMOS晶體管MP1_和PMOS晶體管MP3_ —起限定用于將第二供電電壓節(jié)點(diǎn)352處的高電壓VDDH減小到在非反向輸出節(jié)點(diǎn)OUT的中間電壓VI_的分壓器，其中VDDH > VI_ > VSS。在一些實(shí)施例中，通過(guò)適當(dāng)?shù)剡x擇PMOS晶體管MP1_和PM0S_晶體管MP3_的尺寸比確定VI_的電平。例如，在一個(gè)或多個(gè)實(shí)施例中，PMOS晶體管1^1_和PMOS晶體管MP3_的尺寸比在I: 10到10: I之間。在一個(gè)或多個(gè)實(shí)施例中，不是如圖3示出的單個(gè)PMOS晶體管MP1_，幾個(gè)二極管連接式的PMOS晶體管MP1_$聯(lián)連接以配置分壓器，從而提供適當(dāng)電平VI_?？蛇x地或者另外，不是如圖3示出的單個(gè)PMOS晶體管MP3_，幾個(gè)二極管連接式的PMOS晶體管MP3_串聯(lián)連接以配置分壓器，從而提供適當(dāng)電平的VI_。在電平上移電路300的左邊，PMOS晶體管MP2變?yōu)?N，而PMOS晶體管MP3和NMOS晶體管麗I變?yōu)镺FF。在反向輸出節(jié)點(diǎn)0UT_的輸出電壓￥0_是￥00!1。在電路中存在如描述的PMOS晶體管MPl足以阻止這樣的高電壓直接施加到NMOS晶體管麗I的漏極。因此，NMOS晶體管麗I不會(huì)經(jīng)受從VSS到VDDH的大電壓范圍。因此，在電平上移電路300的工作期間，輸出電壓VO在V1-VDDH的范圍內(nèi)擺動(dòng)，輸出電壓VO在V1-VDDH的范圍內(nèi)擺動(dòng)。VI和乂1_的電平不是必須一樣。在一些實(shí)施例中，至少VI和VI_中的一個(gè)在VDDL的約90%到約110%之間。在一些實(shí)施例中，VI = VI。為了簡(jiǎn)明起見(jiàn)，后續(xù)討論將在VI = VI的實(shí)施例，除非以其他方式說(shuō)明。 輸出電壓VO和VO在電壓范圍V1-VDDH內(nèi)擺動(dòng)。這也是施加穿過(guò)PMOS晶體管MP2、PMOS晶體管MP3、PMOS晶體管MP2、和PMOS晶體管MP3_的電壓范圍。因?yàn)殡妷悍秶鶹1-VDDH比電壓范圍VSS-VDDH窄，所以PMOS晶體管MP2、PM0S晶體管MP3、PMOS晶體管MP2_、和PMOS晶體管MP3的過(guò)應(yīng)力可避免或者至少可最小化。類(lèi)似地，如描述一樣存在在電路中的PMOS晶體管MPI和PMOS晶體管MP 1_與在輸出節(jié)點(diǎn)OUT和0UT_的減小的電壓VI (與VDDH相比)保護(hù)NMOS晶體管麗I和NMOS晶體管麗1_，以及PMOS晶體管MPl和PMOS晶體管MP1_，免受過(guò)應(yīng)力或者至少減少它的可能性。在一些實(shí)施例中，選擇電壓VI使得電平上移電路300中的所有半導(dǎo)體元件(例如NMOS和PMOS晶體管)經(jīng)受同樣或類(lèi)似的電壓范圍，該電壓范圍下允許半導(dǎo)體元件具有同樣的柵極氧化物厚度而沒(méi)有過(guò)壓力。下面將參考圖4A-4B描述幾個(gè)具體的例子，其是根據(jù)一些實(shí)施例的在電平上移電路的某些節(jié)點(diǎn)的各種電壓時(shí)序圖。圖4A包括對(duì)于圖3 中的電平上移電路300 (當(dāng)VDDH = 2*VDD、VDDL = 1*VDD和VSS = 0*VDD時(shí))在輸出輸入節(jié)點(diǎn)IN和IN_、輸出節(jié)點(diǎn)OUT和0UT_、以及輸出電路341、342中的節(jié)點(diǎn)361、362的各種時(shí)序圖。在一些實(shí)施例中，VDD是核心電路的核心供電電壓，它產(chǎn)生在VSS和VDDL(1*VDD)之間擺動(dòng)的輸入電壓VIN和VIN_。輸出電壓VO和V0_相對(duì)于各自的輸入電壓VIN和VIN_是反向的，并且在VDDH(2*VDD)和VI (在VDD的約90 %到約110% )之間擺動(dòng)。在節(jié)點(diǎn)361，362的電壓VOD和V0D_相對(duì)于各自的輸出電壓VO和VO是反向的，因而跟隨相應(yīng)的輸入電壓VIN和VIN_，并且在VDDL(1*VDD)和VDDH (2*VDD)之間擺動(dòng)。電壓VOD和V0D_是相應(yīng)的輸入電壓VIN和VIN從較低電壓范圍(VSS-VDD)移到較高電壓范圍(VDD-2*VDD)的上移信號(hào)，并且輸出到外部電路。圖4B包括對(duì)于圖3中的電平上移電路300 (當(dāng)VDDH = 3*VDD，VDDL = 2*VDD和VSS=1*VDD時(shí))輸出輸入節(jié)點(diǎn)IN和IN_、輸出節(jié)點(diǎn)OUT和OUT、以及輸出電路341，342中的節(jié)點(diǎn)361,362的各種時(shí)序圖。在一些實(shí)施例中，配置成產(chǎn)生圖4A中的信號(hào)的第一電平上移電路300串聯(lián)連接到第二電平上移電路300使得第二電平上移電路300能夠產(chǎn)生圖4B中的信號(hào)。例如，第一電平上移電路300中的節(jié)點(diǎn)361、362連接到第二電平上移電路300中的相應(yīng)輸入節(jié)點(diǎn)IN和IN_，以提供第一電平上移電路300的電壓VOD和V0D_作為第二電平上移電路300的輸入電壓VIN和VIN_。以類(lèi)似于參考圖4A描述的方式，第二電平上移電路300產(chǎn)生電壓VOD和VOD_，它們是相應(yīng)的輸入電壓VIN和VIN_W較低電壓范圍(VDD_2*VDD)移到較高電壓范圍(2*VDD-3*VDD)的上移信號(hào)并且輸出到外部電路。在進(jìn)一步的實(shí)施例中，關(guān)注超過(guò)兩個(gè)串聯(lián)連接的電平上移電路300。圖5是根據(jù)一些實(shí)施例的電平下移電路500的示意電路圖。圖5和圖3中的相似元件用相似的參考標(biāo)記表示，其中基本標(biāo)記(’)加到圖5的參考標(biāo)號(hào)和/或圖3中的參考標(biāo)號(hào)中的第一個(gè)數(shù)字“3”在圖5中的相應(yīng)參考標(biāo)號(hào)中用“5”代替。另外，圖3中的NMOS晶體管在圖5中用PMOS晶體管替代，并且圖3中的相應(yīng)參考標(biāo)號(hào)“麗”改為圖5中的相應(yīng)參考標(biāo)號(hào)“MP”。同樣地，圖3中的PMOS晶體管在圖5中用NMOS晶體管替代，并且圖3中的相應(yīng)參考標(biāo)號(hào)“MP”改為圖5中的相應(yīng)參考標(biāo)號(hào)“麗”。電平下移電路500的配置和工作與電平上移電路300相似，在此不再贅述。圖6A-6B是根據(jù)一些實(shí)施例的在電平下移電路中的某些節(jié)點(diǎn)的各種電壓時(shí)序圖。與圖4A相似，圖6A包括對(duì)于圖5中的電平下移電路500 (當(dāng)VDDH = 2*VDD、VDDL = 1*VDD和VSS = 0*VDD時(shí))在輸入節(jié)點(diǎn)IN，和IN’、輸出節(jié)點(diǎn)OUT，和0UT_’、以及輸出電路541、542的節(jié)點(diǎn)561，562的各種時(shí)序圖。在一些實(shí)施例中，VDD是核心電路的核心供電電壓，用于使在VDDL(1*VDD)和VDDH(2*VDD)之間擺動(dòng)的輸入電壓VIN’和VIN_’下移。電壓VOD和V0D’是相應(yīng)的輸入電壓VIN’和VIN_’從較高電壓范圍(VDD-2*VDD)移到較低電壓范圍(VSS-VDD)的下移信號(hào)并且輸出到核心電路。與圖4B相似，圖6B包括對(duì)于圖5中的電平下移電路500 (當(dāng)VDDH = 3*VDD、VDDL=2*VDD和VSS = 1*VDD時(shí))在輸入節(jié)點(diǎn)IN，和IN，_、輸出節(jié)點(diǎn)OUT，和OUT，、以及輸出電路541、542的節(jié)點(diǎn)561、562的各種時(shí)序圖。在一些實(shí)施例中，配置成產(chǎn)生圖6B的信號(hào)的第一電平下移電路500串聯(lián)連接到第二電平下移電路500以使第二電平下移電路500能夠產(chǎn)生圖6A的信號(hào)。例如，第一電平下移電路500的節(jié)點(diǎn)561、562連接到第二電平下移電路500的相應(yīng)的輸入節(jié)點(diǎn)IN’和IN’ _以提供第一電平下移電路500的電壓V0D’和V0D_’作為第二電平下移電路500的輸入電壓VIN’和VIN_’。在進(jìn)一步的實(shí)施例中，關(guān)注超過(guò)兩個(gè)串聯(lián)連接的電平下移電路500。圖7是根據(jù)一些實(shí)施例的半導(dǎo)體器件700的示意性框圖。半導(dǎo)體器件700包括至少一個(gè)電平移位電路765，用于連接在具有較低工作電壓的第一 IC 761和具有較高工作電壓的第二 IC 762之間。在一些實(shí)施例中，半導(dǎo)體器件700進(jìn)一步包括第一 IC和第二 IC中的至少一個(gè)。在一些實(shí)施例中，電平移位電路765和第一 IC 761和第二 IC 762中的至少一個(gè)加工在相同的半導(dǎo)體襯底上。在一些實(shí)施例中，對(duì)電平移位電路765提供的封裝與對(duì)第一 IC 761和第二 IC 762中的至少一個(gè)相同的封裝一樣。電平移位電路765包括多個(gè)串聯(lián)連接的電平移位段771、772、...、77n，每一個(gè)分別用于在較低電壓范圍VSS-VDD、VDD-2*VDD、...(n_l)*VDD_n*VDD和較高電壓范圍VDD-2*VDD、2*VDD-3*VDD、...n*VDD_(n+1)*VDD 之間的移位信號(hào)。在一些實(shí)施例中，電平移位段771、772、...77η中的一個(gè)或多個(gè)，每一個(gè)包括至少一個(gè)參考圖2Α或圖3討論的電平上移電路。在一些實(shí)施例中，串聯(lián)連接的電平上移電路如參考圖4Α-4Β討論的一樣工作。在一些實(shí)施例中，電平移位段771、772、...77η中的一個(gè)或多個(gè)，每一個(gè)包括至少一個(gè)參考圖2Α或圖5討論的電平下移電路。在一些實(shí)施例中，串聯(lián)連接的電平下移電路如參考圖6A-6B討論的一樣工作。在一些實(shí)施例中，電平移位段771、772、...1ln中的一個(gè)或多個(gè)，每一個(gè)包括至少一個(gè)參考圖2A或圖3討論的電平上移電路以及至少一個(gè)參考圖2A或圖5討論的電平下移電路。在一些實(shí)施例中，串聯(lián)連接的電平上移電路如參考圖4A-4B討論的一樣工作,而在一些實(shí)施例中，串聯(lián)連接的電平下移電路如參考圖6A-6B討論的一樣工作。在一些實(shí)施例中，電平移位段771、772、...77n同樣地配置成包括如參考圖3和圖5描述的相同電路布置。如參考圖4A-4B和/或6A-6B描述的，供給電平移位段771、772、.. 77n的電壓是不同的。在一些實(shí)施例中，電平移位段771、772、...77n中每一個(gè)的所有MOS器件具有相同的柵極氧化物厚度。在一些實(shí)施例中，所有電平移位段771、772、...77n中的所有MOS器件具有相同的柵極氧化物厚度。在一些實(shí)施例中，電平移位段771、772、...77n中的至少一個(gè)的所有MOS器件具有與第一 IC 761中的MOS器件相同的柵極氧化物厚度。圖8是根據(jù)一些實(shí)施例的半導(dǎo)體器件800的示意截面圖。半導(dǎo)體器件800包括核心電路和I/O電路，例如如參考圖2B或圖1描述的。圖8示出了 I/O電路中的晶體管830和核心電路中的晶體管840。晶體管830是I/O電路中的電平上移電路或電平下移電路中的PMOS或NMOS晶體管，如參考圖3或圖5描述的。晶體管840是核心電路中的PMOS或NMOS晶體管。在一些實(shí)施例中，用基本相同的技術(shù)基本同時(shí)地制造晶體管830和840。具體地，晶體管830或840利用任何已知或?qū)㈤_(kāi)發(fā)的技術(shù)形成在半導(dǎo)體襯底850的上方。柵極絕緣層，又稱(chēng)為柵極氧化物層834、844，分別形成在用于晶體管830、840的襯底上方。在一些實(shí)施例中，柵極絕緣層834或844包括二氧化硅。柵堆疊件835、845通過(guò)任何已知或?qū)㈤_(kāi)發(fā)的技術(shù)分別形成在柵極絕緣層834和844 上。在一些實(shí)施例中，柵堆疊件835、845包括多晶硅。每一個(gè)晶體管830和840分別包括摻雜的源極區(qū)和漏極區(qū)832、833和842、843，它們用任何已知或?qū)㈤_(kāi)發(fā)的技術(shù)形成。在一些實(shí)施例中，間隔件836和846分別形成在柵堆疊件835、845的相對(duì)的側(cè)壁上。晶體管830、840每一個(gè)也包括柵電極、源電極和漏電極,各自連接到柵堆疊件835或845、源極區(qū)832或833、和漏極區(qū)842或843。在一些實(shí)施例中，用于在I/O電路和核心電路中的晶體管的柵極絕緣層834和844具有相同的厚度，從而省去了附加步驟，附加步驟指以其他方式要求的步驟，例如如果要求形成的一個(gè)柵極絕緣層如834比另一個(gè)柵極絕緣層如844厚。上述方法實(shí)施例顯示了示例性的步驟，但是它們并不是必須要求為按照示出的順序?qū)嵤?。根?jù)本發(fā)明實(shí)施例的精神和范圍，可適當(dāng)?shù)卦黾硬襟E、替換步驟、改變步驟順序和/或省略步驟。結(jié)合不同特征和/或不同實(shí)施例的實(shí)施例也在本發(fā)明的范圍內(nèi)并且對(duì)本領(lǐng)域技術(shù)人員在閱讀完本發(fā)明申請(qǐng)后將是顯而易見(jiàn)的。根據(jù)一些實(shí)施例，一種電平移位電路包括第一電路、第二電路和輸出電壓控制電路。第一電路連接到輸入節(jié)點(diǎn)、輸出節(jié)點(diǎn)和第一供電電壓節(jié)點(diǎn)，并且配置成根據(jù)施加到輸入節(jié)點(diǎn)的輸入電壓將在輸出節(jié)點(diǎn)的輸出電壓拉向第一供電電壓。第二電路連接到第一電路、輸出節(jié)點(diǎn)和第二供電電壓節(jié)點(diǎn)，并且配置成根據(jù)來(lái)自第一電路的輸入電壓將輸出電壓拉向第二供電電壓。輸出電壓控制電路連接到輸出節(jié)點(diǎn)，并且配置成將輸出電壓控制在比第一電壓到第二電壓的范圍更窄的范圍內(nèi)。根據(jù)一些實(shí)施例，一種半導(dǎo)體器件包括核心電路和電平上移電路。電平上移電路具有輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)。輸入節(jié)點(diǎn)連接到核心電路并且配置成從核心電路接收在地電平電壓和第一供電電壓之間擺動(dòng)的輸入信號(hào)。電平上移電路配置成在輸出節(jié)點(diǎn)處產(chǎn)生在第二供電電壓和中間電壓中間擺動(dòng)的輸出信號(hào)。第二供電電壓高于第一供電電壓。中間電壓在第二供電電壓和地電平電壓之間并且不同于第二供電電壓和地電平電壓。核心電路和電平上移電路包括具有相同厚度的柵極氧化物層的金屬氧化物半導(dǎo)體(MOS)器件。根據(jù)一些實(shí)施例，一種電平移位電路包括非反向輸入節(jié)點(diǎn)、反向輸入節(jié)點(diǎn)、非反向輸出節(jié)點(diǎn)、反向輸出節(jié)點(diǎn)、配置成接收第一供電電壓的第一供電電壓節(jié)點(diǎn)、配置成接收與第一供電電壓不同的第二供電電壓的第二供電電壓節(jié)點(diǎn)以及第一到第六晶體管。第一晶體管具有連接到非反向輸入節(jié)點(diǎn)的柵極，和連接在第一供電電壓節(jié)點(diǎn)和反向輸出節(jié)點(diǎn)之間的漏極和源極。第二晶體管具有連接到反向輸入節(jié)點(diǎn)的柵極，和連接在第一供電電壓節(jié)點(diǎn)和非反向輸出節(jié)點(diǎn)之間的漏極和源極。第三晶體管具有連接到非反向輸出節(jié)點(diǎn)的柵極，連接在第二供電電壓節(jié)點(diǎn)和反向輸出節(jié)點(diǎn)之間的漏極和源極。第四晶體管具有連接到反向輸出節(jié)點(diǎn)的柵極，連接在第二供電電壓節(jié)點(diǎn)和非反向輸出節(jié)點(diǎn)之間的漏極和源極。第五晶體管以二級(jí)管連接方式連接在反向輸出節(jié)點(diǎn)和第二供電電壓節(jié)點(diǎn)之間。第六晶體管以二級(jí)管連接方式連接在非反向輸出節(jié)點(diǎn)和第二供電電壓節(jié)點(diǎn)之間。應(yīng)該理解，本領(lǐng)域技術(shù)人員可以容易地利用所公開(kāi)的一個(gè)或多個(gè)實(shí)施例上面闡述的一個(gè)多個(gè)優(yōu)點(diǎn)。在閱讀完前述說(shuō)明書(shū)后，本領(lǐng)域普通技術(shù)人員能夠進(jìn)行各種等效的變化、替換以及改變以及實(shí)現(xiàn)如在此概括公開(kāi)的各種其他實(shí)施例。因此，旨在僅通過(guò)包含在所附權(quán)利要求和它的等效內(nèi)的限定限制在此授權(quán)的保護(hù)。
權(quán)利要求
1.一種電平移位電路,包括: 輸入節(jié)點(diǎn)； 輸出節(jié)點(diǎn)； 第一電壓節(jié)點(diǎn)，配置成接收第一電壓； 第二電壓節(jié)點(diǎn)，配置成接收與所述第一電壓不同的第二電壓； 第一電路，連接到所述輸入節(jié)點(diǎn)、所述輸出節(jié)點(diǎn)和所述第一電壓節(jié)點(diǎn)，并且配置成根據(jù)施加到所述輸入節(jié)點(diǎn)的輸入電壓將所述輸出節(jié)點(diǎn)處的輸出電壓拉向所述第一電壓； 第二電路，連接到所述第一電路、所述輸出節(jié)點(diǎn)和所述第二電壓節(jié)點(diǎn)，并且配置成根據(jù)來(lái)自所述第一電路的所述輸入電壓將所述輸出電壓拉向所述第二電壓；以及 輸出電壓控制電路，連接到所述輸出節(jié)點(diǎn)，并且配置成將所述輸出電壓控制在比所述第一電壓到所述第二電壓的范圍更窄的電壓范圍內(nèi)。
2.根據(jù)權(quán)利要求1所述的電平移位電路，其中， 所述輸出電壓控制電路配置成將所述輸出電壓控制在所述第二電壓和中間電壓之間擺動(dòng)；以及 所述中間電壓在所述第一電壓和所述第二電壓之間并且不同于所述第一電壓和所述第二電壓。
3.根據(jù)權(quán)利要求2所述的電平移位電路，其中， 所述輸出電壓控制電路配置成響應(yīng)在所述第一電壓和第三電壓之間擺動(dòng)的所述輸入電壓，將所述輸出電壓控制在所述第二電壓和所述中間電壓之間擺動(dòng)；以及所述中間電壓在所述第三電壓的約90%到約110%之間。
4.根據(jù)權(quán)利要求2所述的電平移位電路，其中，所述輸出電壓控制電路包括: 第一晶體管，連接在所述輸出節(jié)點(diǎn)和所述第一電路之間；以及 第二晶體管，連接在所述第二電壓和所述輸出節(jié)點(diǎn)之間，其中，所述中間電壓與所述第一晶體管和所述第二晶體管的尺寸比相關(guān)。
5.根據(jù)權(quán)利要求1所述的電平移位電路，其中， 所述輸出電壓控制電路的至少一部分連接在所述輸出節(jié)點(diǎn)和所述第一電路之間。
6.根據(jù)權(quán)利要求1所述的電平移位電路，其中， 所述輸出電壓控制電路的至少一部分連接在所述第二電壓節(jié)點(diǎn)和所述輸出節(jié)點(diǎn)之間。
7.一種半導(dǎo)體器件，包括: 核心電路；以及 電平上移電路，具有: 輸入節(jié)點(diǎn)，連接到所述核心電路并且配置成從所述核心電路接收在地電平電壓和第一供電電壓之間擺動(dòng)的輸入信號(hào)，以及輸出節(jié)點(diǎn)； 其中， 所述電平上移電路配置成在所述輸出節(jié)點(diǎn)產(chǎn)生在第二供電電壓和中間電壓之間擺動(dòng)的輸出信號(hào)， 所述第二供電電壓高于所述第一供電電壓， 所述中間電壓在所述第二供電電壓和所述地電平電壓之間并且不同于所述第二供電電壓和所述地電平電壓，以及 所述核心電路和所述電平上移電路包括具有相同厚度的柵極氧化物層的金屬氧化物半導(dǎo)體(MOS)器件。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，進(jìn)一步包括電平下移電路，具有: 輸入節(jié)點(diǎn)，配置成從外部電路接收在所述第二供電電壓和所述中間電壓之間擺動(dòng)的輸入信號(hào)，以及 輸出節(jié)點(diǎn)，連接到所述核心電路； 其中， 所述電平下移電路配置成在所述輸出節(jié)點(diǎn)產(chǎn)生在所述地電平電壓和所述第一供電電壓之間擺動(dòng)的輸出信號(hào)，以及 所述電平下移電路包括具有柵極氧化物層的金屬氧化物半導(dǎo)體(MOS)器件，所述電平下移電路的柵極氧化物層的厚度與所述核心電路和所述電平上移電路中的所述MOS器件的柵極氧化物層的厚度相同。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件， 其中， 所述中間電壓在所述第一供電電壓的約90 %到約110 %之間。
10.一種電平移位電路,包括: 非反向輸入節(jié)點(diǎn)和反向輸入節(jié)點(diǎn)； 非反向輸出節(jié)點(diǎn)和反向輸出節(jié)點(diǎn)； 第一電壓供電節(jié)點(diǎn)，配置成接收第一供電電壓； 第二電壓供電節(jié)點(diǎn)，配置成接收與所述第一供電電壓不同的第二供電電壓； 第一晶體管，具有: 柵極，連接到所述非反向輸入節(jié)點(diǎn)，以及 漏極和源極，連接在所述第一電壓供電節(jié)點(diǎn)和所述反向輸出節(jié)點(diǎn)之間； 第二晶體管，具有: 柵極，連接到所述反向輸入節(jié)點(diǎn)，以及 漏極和源極，連接在所述第一電壓供電節(jié)點(diǎn)和所述非反向輸出節(jié)點(diǎn)之間； 第三晶體管，具有: 柵極，連接到所述非反向輸出節(jié)點(diǎn)，以及 漏極和源極，連接在所述第二供電電壓節(jié)點(diǎn)和所述反向輸出節(jié)點(diǎn)之間； 第四晶體管，具有: 柵極，連接到所述反向輸出節(jié)點(diǎn)，以及 漏極和源極，連接在所述第二供電電壓節(jié)點(diǎn)和所述非反向輸出節(jié)點(diǎn)之間； 二級(jí)管連接式的第五晶體管，連接在所述反向輸出節(jié)點(diǎn)和所述第二電壓供電節(jié)點(diǎn)之間；以及 二級(jí)管連接式的第六晶體管，連接在所述非反向輸出節(jié)點(diǎn)和所述第二電壓供電節(jié)點(diǎn)之間。
全文摘要
本發(fā)明涉及電平移位電路和使用電平移位電路的半導(dǎo)體器件。一種電平上移電路包括第一電路、第二電路和輸出電壓控制電路。第一電路連接到輸入節(jié)點(diǎn)、輸出節(jié)點(diǎn)和第一供電電壓節(jié)點(diǎn)并且配置成根據(jù)施加到所述輸入節(jié)點(diǎn)的輸入電壓將在所述輸出節(jié)點(diǎn)的輸出電壓拉向所述第一供電電壓。第二電路連接到所述第一電路、所述輸出節(jié)點(diǎn)和所述第二供電電壓節(jié)點(diǎn)并且配置成根據(jù)來(lái)自所述第一電路的所述輸入電壓將所述輸出電壓拉向所述第二供電電壓。輸出電壓控制電路，連接到所述輸出節(jié)點(diǎn)并且配置成將所述輸出電壓控制在比所述第一電壓到所述第二電壓的范圍更窄的范圍內(nèi)。
文檔編號(hào)H03K19/0185GK103187963SQ201210556308
公開(kāi)日2013年7月3日 申請(qǐng)日期2012年12月14日 優(yōu)先權(quán)日2011年12月30日
發(fā)明者陳重輝 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司