專利名稱：一種上電復位電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及ー種可集成的帶延遲和脈沖的上電復位電路。
背景技術(shù)：
隨著集成電路規(guī)模的擴大，其內(nèi)部不可避免的同時含有數(shù)字電路和模擬電路，為保證集成電路內(nèi)部數(shù)字邏輯的正確性，需要提供復位信號。上電復位電路(power onreset，簡稱P0R)，即在電源上電過程中，產(chǎn)生ー個有效的復位信號來使內(nèi)部電路鎖定或翻轉(zhuǎn)，以便在上電期間更好的定義邏輯狀態(tài)。ー種最簡單最常見的上電復位電路的實現(xiàn)方式如圖I所示，利用RC的充放電原理來實現(xiàn)。當電源電壓開始升高吋，電容兩端電壓不能突變?nèi)员３值碗娢唬S著電源電壓對電容C充電，電容兩端電壓慢慢升高，當它到達后級反向器的閾值電壓時，復位信號立刻翻轉(zhuǎn) 為高電平，并一直保持高電平狀態(tài)。這種上電復位電路結(jié)構(gòu)簡單，只能提供由低到高的上升沿，而且在電源電壓過低時會引起系統(tǒng)復位的不穩(wěn)定。目前集成電路系統(tǒng)結(jié)構(gòu)越來越復雜，集成度越來越高，數(shù)字電路里復位信號一般都是低電平有效，因此產(chǎn)生一個帶有一定延遲和一定低電平脈沖寬度的上電復位信號顯的尤為重要，同時該電路功耗低，穩(wěn)定性好。

實用新型內(nèi)容本實用新型要解決的技術(shù)問題是提供ー種可集成的相對電源電壓有延遲的帶有脈沖的上電復位電路。為解決上述問題，本實用新型提供了ー種集成電路芯片上的上電復位電路，該可集成到芯片內(nèi)部的上電復位電位，包括三部分電路，所述三部分電路中第一電源電壓延遲產(chǎn)生電路與第二電源電壓延遲產(chǎn)生電路分別與復位信號脈沖產(chǎn)生電路相接；所述第一電源電壓的延時產(chǎn)生電路包括第一偏置電壓產(chǎn)生電路、第一 MOS晶體管、第二 MOS晶體管、第三MOS晶體管、第四MOS晶體管、第五MOS晶體管、第六MOS晶體管和第一施密特觸發(fā)器偏置電壓產(chǎn)生電路的一端接電源，一端接地，另一端與第三MOS晶體管的柵端相連；第一 MOS晶體管源端連接到電源，柵端與自身的漏端相連，并連接到第二 MOS晶體管的源端；第二 MOS晶體管源端與上述的漏端相連，柵端接地，漏端與第三MOS晶體管的漏端相連；第三MOS晶體管源端接地，柵端與上述第一偏置電壓產(chǎn)生電路的一端相連，漏端與第二 MOS晶體管的漏端相連，同時連接到第四MOS晶體管的柵端；第四MOS晶體管源端和漏端都與地相連，柵端與上述第三MOS晶體管的漏端相連；第五MOS晶體管柵端與上述第四MOS晶體管的柵端相連，源端接電源，漏端與第六MOS晶體管的漏端相連；第六MOS晶體管柵端與上述第四MOS晶體管的柵端相連，源端接地，漏端與第五MOS晶體管的漏端相連；第一施密特觸發(fā)器一端與第五MOS晶體管的漏端相連，另一端與第三部分復位信號脈沖產(chǎn)生電路的異或電路一端相連。[0009]所述第二電源電壓的延時產(chǎn)生電路包括第二偏置電壓產(chǎn)生電路、第七MOS晶體管、第八MOS晶體管、第九MOS晶體管、第十MOS晶體管、第i^一MOS晶體管、第十二 MOS晶體管和第二施密特觸發(fā)器第二偏置電壓產(chǎn)生電路一端接電源，一端接地，另一端與第九MOS晶體管的柵端相連；第七MOS晶體管源端連接到電源，柵端與自身的漏端相連，并連接到第八MOS晶體管的源端；第八MOS晶體管源端與上述第七MOS晶體管的漏端相連，柵端接地，漏端與第九MOS晶體管的漏端相連；第九MOS晶體管源端接地，柵端與上述第二偏置電壓產(chǎn)生電路的一端相連，漏端與第八MOS晶體管的漏端相連，同時連接到第十MOS晶體管的柵端；第十MOS晶體管源端和漏端都與地相連，柵端與上述第九MOS晶體管的漏端相連；第十一 MOS晶體管柵端與上述第十MOS晶體管的柵端相連，源端接電源，漏端與第十二 MOS晶體管的漏端相連；第十二 MOS晶體管柵端與上述第十MOS晶體管的柵端相連，源端接地，漏端與第十一 MOS晶體管的漏端相連；第二施密特觸發(fā)器一端與第十一 MOS晶體管的漏端相連，另一端與復位信號脈沖產(chǎn)生電路的異或電路一端相連。所述復位信號脈沖的產(chǎn)生部分包括第一反向器、異或電路、第二反向器和第三反向器第一反向器電路輸入端與第二電源電壓延遲產(chǎn)生電路的施密特電路的輸出端相連， 輸出端與異或電路的ー輸入端相連；異或電路兩輸入端分別與第一電源電壓延遲產(chǎn)生電路的輸出和第一反向器電路的輸出端相連，輸出端連接到第二反向器的輸入端；第二反向器電路輸入端連接到異或電路的輸出端，輸出端連接到第三反向器電路的輸入端；第三反向器電路輸入端連接到第二反向器電路的輸出端，輸出端產(chǎn)生了一個帶有延遲的上電復位信號，輸出端連接到電路外部。進ー步，所述第十MOS晶體管電容量大于第四MOS晶體管電容容量。進ー步，所述第一電源電壓延時產(chǎn)生與第二電源電壓延時產(chǎn)生部分除了第四MOS晶體管和第十MOS晶體管不同外，其他均相同。進ー步，所述第一電源電壓延時產(chǎn)生電路與第二電源電壓延時產(chǎn)生電路內(nèi)部的偏置電路是由PMOS晶體管和NMOS晶體管串聯(lián)組成的。產(chǎn)生的偏置電壓跟隨電源電壓的變化趨勢。所述第一電源電壓延遲產(chǎn)生電路中的第三MOS晶體管和第二電源電壓延遲產(chǎn)生電路中的第九MOS晶體管能在導通和斷開兩種狀態(tài)中轉(zhuǎn)換。本實用新型具有如下優(yōu)點本實用新型上電復位電路在電源電壓穩(wěn)定后一段時間才提供有效的復位信號，保證了內(nèi)部數(shù)字邏輯的正確性，有效的復位信號持續(xù)一段時間后又恢復成高電平，不影響電路的正常工作。在本實用新型中第一電源電壓延時產(chǎn)生部分和第二電源電壓延時產(chǎn)生部分僅有兩個MOS晶體管不同，從而提供了穩(wěn)定的復位信號。本實用新型在提供有效的復位信號后靜態(tài)功耗很低。
以下結(jié)合附圖
進ー步說明該實用新型的具體實施方式
圖I為傳統(tǒng)的上電復位電路結(jié)構(gòu)圖；圖2為本實用新型上電復位電路的電路原理圖；[0022]圖3為本實用新型上電復位的電路結(jié)構(gòu)示意圖；圖4為本實用新型第一電源電壓延時部分和第二電源電壓延時部分中偏置電路結(jié)構(gòu)圖；圖5為本實用新型輸出的復位信號瞬態(tài)仿真結(jié)果示意具體實施方式
如圖2所示，該上電復位電位，包括三部分電路，三部分電路中第一電源電壓延遲產(chǎn)生電路100與第二電源電壓延遲產(chǎn)生電路200分別與復位信號脈沖產(chǎn)生電路300相接；如圖3所示，第一電源電壓延遲產(chǎn)生電路100包括 第一偏置電壓產(chǎn)生電路1，它的一端接電源，一端接地，另一端與第三MOS晶體管M3的柵端相連；第一 MOS晶體管M1，其源端連接到電源，柵端與自身的漏端相連，并連接到第二 MOS晶體管M2的源端；第二 MOS晶體管M2，其源端與第一 MOS晶體管Ml的漏端相連，柵端接地，漏端與第三MOS晶體管M3的漏端相連；第三MOS晶體管M3，其源端接地，柵端與偏置電壓產(chǎn)生電路I的一端相連，漏端與第二 MOS晶體管M2的漏端相連，同時連接到第四MOS晶體管M4的柵端；第四MOS晶體管M4，其源端和漏端都與地相連，柵端與第三MOS晶體管M3的漏端相連；第五MOS晶體管M5，其柵端與所述第四MOS晶體管M4的柵端相連，源端接電源，漏端與第六MOS晶體管M6的漏端相連；第六MOS晶體管M6，其柵端與第四MOS晶體管M4的柵端相連，源端接地，漏端與第五MOS晶體管M5的漏端相連；第一施密特觸發(fā)器3,其一端與第五MOS晶體管M5的漏端相連,另一端與復位信號脈沖產(chǎn)生電路300復位信號脈沖產(chǎn)生電路的異或電路6 —端相連；第二電源電壓延遲產(chǎn)生電路200包括第二偏置電壓產(chǎn)生電路2，第七MOS晶體管M7，第八MOS晶體管M8，第九MOS晶體管M9，第十MOS晶體管M10，第i^一 MOS晶體管Mll，第十二 MOS晶體管M12和第二施密特觸發(fā)器4 ;該第二電源電壓延遲產(chǎn)生電路200與第一電源電壓延遲產(chǎn)生電路100電路結(jié)構(gòu)完全相同，僅僅是第二電源電壓延遲產(chǎn)生電路200中的第十MOS晶體管MlO的電容量大于第一電源電壓延遲產(chǎn)生電路100中第四MOS晶體管M4的電容量。第三復位信號脈沖產(chǎn)生電路300包括第一反向器電路5，輸入端與第二電源電壓延遲產(chǎn)生電路200的施密特電路的輸出端相連，輸出端與異或電路6的ー輸入端相連；異或電路6,兩輸入端分別與第一電源電壓延遲產(chǎn)生電路100的輸出端和第一反向器電路5的輸出端相連，輸出端連接到第二反向器電路7的輸入端；第二反向器電路7，其輸入端連接到異或電路6的輸出端，輸出端連接到第三反向器電路8的輸入端；第三反向器電路8，其輸入端連接到第二反向器電路7的輸出端，輸出端產(chǎn)生了一個帶有延遲的上電復位信號，第二反向器電路7的輸出端連接到電路外部。在本實用新型的第一偏置電壓產(chǎn)生電路I和第二偏置電壓產(chǎn)生電路2中電路是由PMOS晶體管和NMOS晶體管組成的。并且第一電源電壓延遲產(chǎn)生電路100中的第三MOS晶體管M3和第二電源電壓延遲產(chǎn)生電路200中的第九MOS晶體管M9能在導通和斷開兩種狀態(tài)中轉(zhuǎn)換。本實用新型包括第一電源電壓延遲產(chǎn)生電路100、第二電源電壓延遲產(chǎn)生電路200和復位信號脈沖產(chǎn)生電路300，其中第一電源電壓延遲產(chǎn)生電路100產(chǎn)生ー個跟隨電源電壓變化趨勢但有一定延遲時間的電壓信號Vdelayl，第二電源電壓延遲產(chǎn)生電路200產(chǎn)生ー個同樣跟隨電源電壓變化趨勢但有ー個更長的延遲電壓信號Vdelay2,Vdelay2經(jīng)第三反向器反向后與Vdelayl異或，最后經(jīng)過第二反向器和第三反向器輸出最終的上電復位信號P0R。第一電源電壓延遲產(chǎn)生電路100和第二電源電壓延遲產(chǎn)生電路200具體結(jié)構(gòu)示意圖見圖3，它的工作原理為從電源電壓開始上電直到電源電壓穩(wěn)定的過程中，只要電壓Vy大于MOS晶體管M04和MOS晶體管M05的閾值電壓之和，則電壓Vx被拉到低電位。圖3的工作原理為當開始給電源電壓上電時，第一偏置電壓產(chǎn)生電路I給第三MOS晶體管M3的柵端電壓很低，它處于斷開狀態(tài)，電源電壓通過第一 MOS晶體管Ml和第二MOS晶體管M2給第四MOS晶體管M4充電，第四MOS晶體管M4的柵端電壓跟隨電源電壓的變化趨勢，但是第四MOS晶體管M4的電容決定了跟隨趨勢的快慢，后經(jīng)ー個反向器(M5和M6 串聯(lián)構(gòu)成)和第一施密特觸發(fā)器3輸出ー個相對電源電壓有一定延遲的電壓信號VdelayI。如此同時，第二電源電壓延遲產(chǎn)生電路200也產(chǎn)生ー個具有一定延遲的電壓信號Vdelay2，由于第十MOS晶體管MlO大于第四MOS晶體管M4，Vdelay2的延遲時間大于Vdelayl，在Vdelay2反向后與Vdelayl異或時產(chǎn)生ー個低脈沖信號,低電壓的脈沖寬度由Vdelay2與Vdelayl的延遲時間差決定。本實用新型中，圖4中合理設(shè)置MOl和M02的比例，使得Vy電壓足夠高，以致于在所有エ藝角范圍內(nèi)MOS晶體管M03能斷開。充電時間和充電電壓的關(guān)系為I*t = OV如圖5所示，在本實用新型電路中，第四MOS晶體管M4充電時間由經(jīng)過第一MOS晶體管Ml、第二 MOS晶體管M2的電流和本身的電容值決定的，為使靜態(tài)功耗低，版圖面積小，I盡可能取最小值，故第一 MOS晶體管Ml、第二 MOS晶體管M2具有最大的寬長比。相同的原因，第七MOS晶體管M7、第八MOS晶體管M8也具有最大的寬長比。在本實用新型電路第一電源電壓延時部分，第五MOS晶體管M5和第六MOS晶體管M6串聯(lián)的反向器的翻轉(zhuǎn)電壓也影響延時，翻轉(zhuǎn)電壓越低，電平轉(zhuǎn)化的越快，因此應(yīng)適當増大第五MOS晶體管M5和第六MOS晶體管M6的寬長比。相同的原因也增大了第i^一 MOS晶體管Mll和第十二 MOS晶體管M12的寬長比。在本實用新型電路第一電源電壓延遲產(chǎn)生電路100和第二電源電壓延遲產(chǎn)生電路200采用NMOS晶體管做電容用，在相同面積下，漏電少，性能更好。在本實用新型電路第一電源電壓延時產(chǎn)生電路100和第二電源電壓延時產(chǎn)生電路200，各用一個施密特觸發(fā)器代替了普通的反向器，即第一施密特觸發(fā)器3和第二施密特觸發(fā)器4，可有效防止電源抖動。本實用新型電路在電源電壓穩(wěn)定后僅有幾十微安漏電流，靜態(tài)功耗非常低。本實用新型電路最終輸出了一個相對電源電壓有延時的帶有低電位脈沖的復位信號。以上顯示和描述了本實用新型上電復位電路的主要特征、基本原理和優(yōu)點。以上僅為本實用新型的較佳實施實例而已，并非用于限定本實用新型的保護范圍，因此，凡在本實用新型的精神和原則范圍之內(nèi)所做的任何變化和改進，均應(yīng)包含在本實用新型的保護范圍之內(nèi)。
權(quán)利要求1.一種上電復位電路，包括三部分電路，其特征在于，所述三部分電路中第一電源電壓延遲產(chǎn)生電路(100)與第二電源電壓延遲產(chǎn)生電路(200)分別與復位信號脈沖產(chǎn)生電路(300)相接； 所述第一電源電壓延遲產(chǎn)生電路(100)包括 第一偏置電壓產(chǎn)生電路(1)，它的一端接電源，一端接地，另一端與第三MOS晶體管(M3)的柵端相連； 第一 MOS晶體管(M1)，其源端連接到電源，柵端與自身的漏端相連，并連接到第二 MOS晶體管(M2)的源端； 第二 MOS晶體管(M2)，其源端與所述第一 MOS晶體管(Ml)的漏端相連，柵端接地，漏端與第三MOS晶體管(M3)的漏端相連； 第三MOS晶體管(M3)，其源端接地，柵端與所述偏置電壓產(chǎn)生電路(I)的一端相連，漏端與第二 MOS晶體管(M2)的漏端相連，同時連接到第四MOS晶體管(M4)的柵端； 第四MOS晶體管(M4)，其源端和漏端都與地相連，柵端與所述第三MOS晶體管(M3)的漏端相連； 第五MOS晶體管(M5)，其柵端與所述第四MOS晶體管(M4)的柵端相連，源端接電源，漏端與第六MOS晶體管(M6)的漏端相連； 第六MOS晶體管(M6)，其柵端與所述第四MOS晶體管(M4)的柵端相連，源端接地，漏端與第五MOS晶體管(M5)的漏端相連； 第一施密特觸發(fā)器(3),其一端與第五MOS晶體管(M5)的漏端相連,另一端與復位信號脈沖產(chǎn)生電路(300)復位信號脈沖產(chǎn)生電路的異或電路(6) —端相連； 所述第二電源電壓延遲產(chǎn)生電路(200)包括第二偏置電壓產(chǎn)生電路(2)，第七MOS晶體管(M7)，第八MOS晶體管(M8)，第九MOS晶體管(M9)，第十MOS晶體管(MlO)，第H^一 MOS晶體管(Mll)，第十二 MOS晶體管(M12)和第二施密特觸發(fā)器(4);所述第二電源電壓延遲產(chǎn)生電路200)與第一電源電壓延遲產(chǎn)生電路(100)電路結(jié)構(gòu)相同； 所述第三復位信號脈沖產(chǎn)生電路300)包括 第一反向器電路(5)，輸入端與第二電源電壓延遲產(chǎn)生電路(200)的施密特電路的輸出端相連，輸出端與異或電路(6)的一輸入端相連； 異或電路出)，兩輸入端分別與第一電源電壓延遲產(chǎn)生電路(100)的輸出端和第一反向器電路(5)的輸出端相連，輸出端連接到第二反向器電路(7)的輸入端； 第二反向器電路(7)，其輸入端連接到異或電路(6)的輸出端，輸出端連接到第三反向器電路⑶的輸入端； 第三反向器電路(8)，其輸入端連接到第二反向器電路(7)的輸出端，輸出端連接到電路外部。
2.根據(jù)權(quán)利要求I所述的一種上電復位電路，其特征在于所述第十MOS晶體管(MlO)的電容量大于第四MOS晶體管(M4)的電容量。
3.根據(jù)權(quán)利要求I所述的一種上電復位電路，其特征在于所述第一偏置電壓產(chǎn)生電路⑴和第二偏置電壓產(chǎn)生電路⑵是由PMOS晶體管和NMOS晶體管組成。
4.根據(jù)權(quán)利要求I所述的一種上電復位電路，其特征在于所述第一電源電壓延遲產(chǎn)生電路(100)中的第三MOS晶體管(M3)和第二電源電壓延遲產(chǎn)生電路(200)中的第九MOS晶體管( M9)能在導通和斷開兩種狀態(tài)中轉(zhuǎn)換。
專利摘要本實用新型提供了一種可集成到芯片內(nèi)部的帶延遲并可產(chǎn)生脈沖的上電復位電路。該上電復位電路包括三部分電路，所述三部分電路中第一電源電壓延遲產(chǎn)生電路與第二電源電壓延遲產(chǎn)生電路分別與復位信號脈沖產(chǎn)生電路相接第一電源電壓延遲產(chǎn)生電路、第二電源電壓延遲產(chǎn)生電路和復位信號脈沖產(chǎn)生電路，第一電源電壓延遲產(chǎn)生電路與第二電源電壓延遲產(chǎn)生電路結(jié)構(gòu)相同，由PMOS晶體管和NMOS晶體管串聯(lián)而成，僅是其中充當電容作用的NMOS晶體管大小不同，從而使得相對電源電壓的延遲不同；復位信號脈沖產(chǎn)生部分由三個反向器和一個異或電路組成。本實用新型工作狀態(tài)穩(wěn)定，靜態(tài)功耗小，可集成到低功耗應(yīng)用的SOC芯片中。
文檔編號H03K17/22GK202550987SQ201220171269
公開日2012年11月21日 申請日期2012年4月20日 優(yōu)先權(quán)日2012年4月20日
發(fā)明者呂海鳳, 周文益, 孫黎斌, 羅陽, 趙國良 申請人:西安華迅微電子有限公司