一種嵌入式脈沖時序電路系統(tǒng)的制作方法
【專利摘要】本發(fā)明提供一種嵌入式脈沖時序電路系統(tǒng)，包括一由主儲存器及從屬儲存器構(gòu)成的主從循序儲存器、一與主、從屬儲存器電連接路徑上一節(jié)點電連接的轉(zhuǎn)態(tài)檢測器，以及一電連接轉(zhuǎn)態(tài)檢測器的警告信號產(chǎn)生器；其中，轉(zhuǎn)態(tài)檢測器將主儲存器的輸出延遲緩沖以形成一警告區(qū)域，并根據(jù)數(shù)據(jù)輸入的轉(zhuǎn)態(tài)以產(chǎn)生一對應(yīng)脈沖寬度輸出，使得當(dāng)數(shù)據(jù)輸入抵達警告區(qū)域時，警告信號產(chǎn)生器可經(jīng)由脈沖寬度和時鐘脈沖輸入的邏輯動作產(chǎn)生一警告信號。因此，本發(fā)明可以預(yù)測靜態(tài)制造工藝變異以及動態(tài)環(huán)境變異所造成的時序錯誤。
【專利說明】一種嵌入式脈沖時序電路系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種嵌入式脈沖時序電路系統(tǒng)，尤其是指一種使用轉(zhuǎn)態(tài)檢測器與脈沖寬度來取代傳統(tǒng)的預(yù)測觸發(fā)器(flip-flop)，達到時序錯誤預(yù)測的特性，同時也增加了錯誤檢測的功能，使得時序信號即使超過判斷時間寬度仍能實時得知數(shù)據(jù)是否發(fā)生錯誤，使其可適用于支持動態(tài)電壓與頻率調(diào)整的處理器上，以作為動態(tài)電壓調(diào)整判斷機制的嵌入式脈沖時序電路系統(tǒng)。
【背景技術(shù)】
[0002]隨著先進制造工藝的微縮，制造工藝、電壓、溫度(PVT)的變異明顯地增加，而這些皆有可能導(dǎo)致運行中的微處理器發(fā)生時序錯誤；一般在傳統(tǒng)的設(shè)計中，集成電路設(shè)計者會考慮所有最壞的情況并加入大量的安全區(qū)域去容忍制造工藝、電壓、溫度變異的影響，但是系統(tǒng)設(shè)計考慮在如此悲觀的假設(shè)下，將同時帶來不合預(yù)期的功率消耗及額外面積占據(jù)，尤其在超低電壓的電路設(shè)計之下，制造工藝變異會導(dǎo)致電路的操作時間有相當(dāng)大的變異性；而傳統(tǒng)上，為了能夠符合在所有的變異下都能夠正常的運作，會讓電路操作在符合最差情況的電壓下，確保電路的功能可以正確地執(zhí)行，然而，這會使得電路的能源效益變差；因此，解決方式是通過檢測制造工藝變異的機制，適應(yīng)性調(diào)整操作電壓，以避免永遠操作在最差情況。
[0003]一般而言，嵌入式檢測機制可依照錯誤時序數(shù)據(jù)的獲取形式主要分為兩種，一種是數(shù)據(jù)已經(jīng)擷取后，再去檢測是否因為時序錯誤而造成獲取數(shù)據(jù)的錯誤，可稱為錯誤檢測機制(error detection);舉例而言,請參閱美國專利第8，185，812號中揭示了一種單一事件擾動容忍觸發(fā)器，其結(jié)合一種稱之為剃刀(Razor)的技術(shù)，允許電壓安全余裕量，用于消除或降低硅及周遭狀況中的不確定性；概言之，剃刀技術(shù)是牽涉到調(diào)整一集成電路的操作參數(shù)，例如時鐘脈沖頻率(時脈頻率)、操作電壓、本體偏壓電壓、溫度及類似者，用以利用增加整體效能的方式維持一有限的非零錯誤率，并通過比較一未延遲的數(shù)據(jù)值與一延遲的數(shù)據(jù)值來檢測在該等處理平臺上的錯誤；其中，單一事件擾動容忍觸發(fā)器牽涉到在一序列儲存組件內(nèi)儲存一取樣的輸入信號，然后使用組合邏輯來檢測于一合法轉(zhuǎn)換期間之外的時間所發(fā)生由該序列儲存組件儲存的該信號的轉(zhuǎn)換錯誤；然，上述方法的缺點在于僅在錯誤產(chǎn)生后才能檢測到錯誤且其隨后需要恢復(fù)期，因此一旦錯誤發(fā)生即存在顯著效能負擔(dān)。
[0004]而另外一種嵌入式檢測機制則是錯誤預(yù)測機制(error prediction),顧名思義就是在錯誤有可能發(fā)生前，先行預(yù)測是否即將發(fā)生時序錯誤；一般的錯誤預(yù)測機制是由一個主要觸發(fā)器加上一個預(yù)測正反器(canary)所構(gòu)成，僅僅只能在設(shè)計者自訂的判斷時間寬度上做輸入信號的比較；再者，錯誤預(yù)測電路在先天的概念上會遇到預(yù)測失誤的情形，因此，當(dāng)時序信號超過設(shè)計者自訂的判斷時間寬度便無法得知數(shù)據(jù)是否發(fā)生錯誤。

【發(fā)明內(nèi)容】

[0005]本發(fā)明主要目的為，提供一種使用轉(zhuǎn)態(tài)檢測器與脈沖寬度來取代傳統(tǒng)的預(yù)測正反器，達到時序錯誤預(yù)測的特性，同時也增加了錯誤檢測的功能，使得時序信號即使超過判斷時間寬度仍能實時得知數(shù)據(jù)是否發(fā)生錯誤，使其可適用于支持動態(tài)電壓與頻率調(diào)整的處理器上，以作為動態(tài)電壓調(diào)整判斷機制的嵌入式脈沖時序電路系統(tǒng)。
[0006]為了達到上述實施目的，本發(fā)明提出一種具有能預(yù)測因制造工藝與環(huán)境變異所造成時序錯誤的嵌入式脈沖時序電路系統(tǒng)，其可適用于動態(tài)電壓與頻率調(diào)整(DVFS)機制調(diào)整依據(jù)的嵌入式脈沖時序電路系統(tǒng)，是包括有一主從循序儲存器、一轉(zhuǎn)態(tài)檢測器以及一警告信號產(chǎn)生器；其中，主從循序儲存器包含有分別接收時鐘脈沖輸入的一主儲存器及一從屬儲存器，而主儲存器具有一數(shù)據(jù)輸入，從屬儲存器具有一數(shù)據(jù)輸出，且于主儲存器與從屬儲存器電連接路徑上具有一節(jié)點；轉(zhuǎn)態(tài)檢測器電連接上述節(jié)點，并將主儲存器的輸出延遲緩沖以形成一警告區(qū)域，同時根據(jù)數(shù)據(jù)輸入的轉(zhuǎn)態(tài)以產(chǎn)生一對應(yīng)脈沖寬度輸出；而警告信號產(chǎn)生器則電連接轉(zhuǎn)態(tài)檢測器，于數(shù)據(jù)輸入抵達警告區(qū)域時，警告信號產(chǎn)生器可經(jīng)由脈沖寬度和時鐘脈沖輸入的邏輯動作產(chǎn)生一警告信號。
[0007]在本發(fā)明的一實施例中，轉(zhuǎn)態(tài)檢測器包括有一電連接節(jié)點用以形成上述警告區(qū)域的延遲單元，以及一分別電連接節(jié)點與延遲單元的脈沖寬度產(chǎn)生單元，其中延遲單元具有至少一個緩沖器，且于延遲單元具有二個以上的緩沖器時，該等緩沖器可分別連接一多任務(wù)器，以使延遲單元能具有可調(diào)整輸出警告區(qū)域?qū)挾鹊墓π?；而脈沖寬度產(chǎn)生單元是分別接收警告區(qū)域的輸出以及主儲存器傳輸?shù)臄?shù)據(jù)以輸出脈沖寬度，其中脈沖寬度產(chǎn)生單元較佳為一異或門(XOR gate) ο
[0008]在本發(fā)明的一實施例中，警告信號產(chǎn)生器包含有一第一動態(tài)與門(dynamic ANDgate)以及一可接收第一動態(tài)與門輸出的第一反向器,而第一動態(tài)與門可例如為一多米諾(domino)邏輯電路。
[0009]在本發(fā)明的一實施例中，主從循序儲存器可為栓鎖器(latch)或觸發(fā)器其中之
一
[0010]因此，當(dāng)時鐘脈沖輸入在負緣時，主儲存器開始傳輸數(shù)據(jù)，延遲單元將主儲存器傳出的數(shù)據(jù)延遲緩沖來增長脈沖的寬度，此寬度即是警告區(qū)域，再通過脈沖寬度產(chǎn)生單元對數(shù)據(jù)輸入的轉(zhuǎn)態(tài)做相對應(yīng)的脈沖寬度輸出，使得當(dāng)數(shù)據(jù)輸入抵達警告區(qū)域時，脈沖寬度和正緣時鐘脈沖經(jīng)過第一動態(tài)與門的邏輯動作，便可產(chǎn)生警告信號，以預(yù)測靜態(tài)制造工藝變異以及動態(tài)環(huán)境變異所造成的時序錯誤，與傳統(tǒng)的預(yù)測正反器相較下，可具有較少的付出(overhead)，例如是面積、時鐘脈沖負載、功率消耗和時鐘脈沖到輸出數(shù)據(jù)的時間。
[0011]此外，如上所述的具有能預(yù)測因制造工藝與環(huán)境變異所造成時序錯誤的嵌入式脈沖時序電路系統(tǒng)進一步可設(shè)有一分別接收時鐘脈沖輸入與脈沖寬度的門控時鐘器，以及一分別接收門控時鐘器輸出與數(shù)據(jù)輸入的栓鎖器，門控時鐘器通過脈沖寬度對時鐘脈沖輸入進行門控時鐘，以延長栓鎖器的讀取時間，并以邏輯動作(例如為異或門)比較主儲存器與栓鎖器的輸出而產(chǎn)生一錯誤信號；其中，門控時鐘器包含有一可接收時鐘脈沖輸入的第二動態(tài)與門、一接收脈沖寬度并輸出至第二動態(tài)與門的第二反向器，以及一接收第二動態(tài)與門輸出并輸出至栓鎖器的第三反向；因此，本發(fā)明的嵌入式脈沖時序電路系統(tǒng)可產(chǎn)生警告信號與錯誤信號而同時具有錯誤預(yù)測與錯誤檢測功能，使得時序信號即使超過的判斷時間寬度仍能實時得知數(shù)據(jù)是否發(fā)生錯誤，不僅加強錯誤預(yù)測的完整性，也同時解決傳統(tǒng)預(yù)測電路無法在特定時序延遲后察覺錯誤發(fā)生的問題。[0012]本發(fā)明的上述技術(shù)方案的有益技術(shù)效果在于:
[0013]由于本發(fā)明在錯誤預(yù)測機制中(輸出警告信號)加入具有動態(tài)錯誤檢測(輸出錯誤信號)的能力，不僅可適用于支持動態(tài)電壓與頻率調(diào)整機制(DVFS)的處理器上，作為動態(tài)電壓與頻率調(diào)整的判斷機制，且因為同時具有預(yù)測與檢測的機制，對于動態(tài)電壓的調(diào)整上也具有較佳的彈性，也能協(xié)助IC設(shè)計廠商設(shè)計具有能夠預(yù)測因制造工藝與環(huán)境變異所造成時序錯誤的電路系統(tǒng)，像是中央處理器以及微控制器等，使得系統(tǒng)能夠操作在適當(dāng)?shù)碾妷号c頻率，并且達到具有最佳能源效益的目標(biāo)。
【專利附圖】

【附圖說明】
[0014]圖1為本發(fā)明電路系統(tǒng)的電性關(guān)系配置方塊圖；
[0015]圖2為本發(fā)明其一較佳實施例可產(chǎn)生警告信號而具有錯誤預(yù)測功能的電路圖；
[0016]圖3為本發(fā)明其一較佳實施例的錯誤預(yù)測時序示意圖；
[0017]圖4為本發(fā)明其二較佳實施例可產(chǎn)生警告信號與錯誤信號而同時具有錯誤預(yù)測與錯誤檢測功能的電路圖；
[0018]圖5為本發(fā)明其二較佳實施例的錯誤預(yù)測與檢測時序示意圖。
[0019]附圖標(biāo)記
[0020]I主從循序儲存器 11主儲存器
[0021]12從屬儲 存器111節(jié)點
[0022]2轉(zhuǎn)態(tài)檢測器21延遲單元
[0023]211緩沖器22脈沖寬度產(chǎn)生單元
[0024]23多任務(wù)器3警告信號產(chǎn)生器
[0025]31第一動態(tài)與門 32第一反向器
[0026]4門控時鐘器41第二動態(tài)與門
[0027]42第二反向器43第三反向器
[0028]5栓鎖器6異或門
[0029]SI時鐘脈沖輸入 S2數(shù)據(jù)輸入
[0030]S3數(shù)據(jù)輸出麗警告區(qū)域
[0031]S4脈沖寬度S5警告信號
[0032]S6栓鎖器輸出S7錯誤信號
[0033]S8閘控時鐘脈沖
【具體實施方式】
[0034]本發(fā)明的目的及其電路設(shè)計功能上的優(yōu)點，將依據(jù)以下圖所示的電路圖，配合具體實施例予以說明，以使審查委員能對本發(fā)明有更深入且具體的了解。
[0035]首先，請參閱圖1與圖3所示，分別為本發(fā)明電路系統(tǒng)的電性關(guān)系配置方塊圖與本發(fā)明其一較佳實施例的錯誤預(yù)測時序示意圖，其電路系統(tǒng)可適用于動態(tài)電壓與頻率調(diào)整(dynamic voltage and frequency scaling, DVFS)機制調(diào)整依據(jù)的嵌入式脈沖時序電路系統(tǒng)，是包括有:
[0036]一主從循序儲存器1，包含有可分別接收時鐘脈沖輸入SI的一主儲存器11及一從屬儲存器12，主儲存器11具有一數(shù)據(jù)輸入S2，從屬儲存器12具有一數(shù)據(jù)輸出S3，且于主儲存器11與從屬儲存器12電連接路徑上具有一節(jié)點111 ;其中，主從循序儲存器I可為栓鎖器(latch)或觸發(fā)器 flip-flop ；
[0037]一轉(zhuǎn)態(tài)檢測器2，是電連接節(jié)點111，接收主儲存器11的輸出并通過延遲緩沖以形成一警告區(qū)域WM(請一并參閱圖3所示)，并根據(jù)數(shù)據(jù)輸入S2的轉(zhuǎn)態(tài)產(chǎn)生一對應(yīng)脈沖寬度S4輸出；以及
[0038]一警告信號產(chǎn)生器3，是電連接轉(zhuǎn)態(tài)檢測器2，于數(shù)據(jù)輸入S2抵達警告區(qū)域WM時，警告信號產(chǎn)生器3經(jīng)由脈沖寬度S4和時鐘脈沖輸入SI的邏輯動作產(chǎn)生一警告信號S5 ;其中，門控時鐘(clock gating)是在數(shù)字電路設(shè)計上常用以降低功率損耗的方法，其原理為將一時鐘脈沖信號分為數(shù)個獨立的時鐘脈沖信號以個別地控制芯片內(nèi)不需作動的功能方塊，使得尚不需啟動的運算單元可經(jīng)由隔絕(gate)其時鐘脈沖信號輸入該運算單元以避免不必要的功率消耗，也即轉(zhuǎn)換該時鐘脈沖信號成為一固定邏輯準(zhǔn)位(I或O)的信號；舉例來說，對于一方波的時鐘脈沖信號而言，其于一高電壓的邏輯準(zhǔn)位“ I”與另一低電壓的邏輯準(zhǔn)位“O”之間交互地變動，因此為了隔絕該時鐘脈沖信號，可轉(zhuǎn)換該時鐘脈沖信號恒保持為邏輯準(zhǔn)位“I "或邏輯準(zhǔn)位“0”，由于邏輯運算電路提供一固定邏輯準(zhǔn)位的時鐘脈沖信號可中斷其運算單元的運作，因此邏輯運算電路的總功率消耗也進一步地減低。
[0039]此外，請參閱圖2所示，為本發(fā)明其一較佳實施例可產(chǎn)生警告信號而具有錯誤預(yù)測功能的電路圖，上述的轉(zhuǎn)態(tài)檢測器2是包括有一電連接節(jié)點111而用以形成警告區(qū)域WM的延遲單元21，以及一分別電連接節(jié)點111與延遲單元21的脈沖寬度產(chǎn)生單元22，且脈沖寬度產(chǎn)生單元22是分別接收具警告區(qū)域WM的輸出以及主儲存器11傳輸?shù)臄?shù)據(jù)以此輸出脈沖寬度S4 (請參閱圖1);其中，延遲單元21是具有至少一個緩沖器211，于本實施例中，是具有二個相互串接的緩沖器211，且二緩沖器211分別連接一多任務(wù)器23，以使延遲單元21能調(diào)整輸出警告區(qū)域WM的寬度，而脈沖寬度產(chǎn)生單元22則為一異或門(XOR gate)。
[0040]再者，警告信號產(chǎn)生器3于本實施例中是包含有一第一動態(tài)與門31 (dynamic ANDgate)以及一接收第一動態(tài)與門31輸出的第一反向器32,其中第一動態(tài)與門31可為一多米諾(domino)邏輯電路。
[0041]根據(jù)上述的具有能預(yù)測因制造工藝與環(huán)境變異所造成時序錯誤的嵌入式脈沖時序電路系統(tǒng)于實施使用時，并請一并參閱圖3所示，其電路工作原理為時鐘脈沖輸入SI在負緣時，主儲存器11開始傳輸數(shù)據(jù)，延遲單元21接收主儲存器11傳出的數(shù)據(jù)并通過延遲緩沖來增長脈沖的寬度，此寬度即是警告區(qū)域WM，再通過脈沖寬度產(chǎn)生單元22對數(shù)據(jù)輸入S2的轉(zhuǎn)態(tài)做相對應(yīng)的脈沖寬度S4輸出，使得當(dāng)數(shù)據(jù)輸入S2抵達警告區(qū)域WM時，脈沖寬度S4和正緣時鐘脈沖經(jīng)過警告信號產(chǎn)生器3的第一動態(tài)與門31的邏輯動作，便可產(chǎn)生警告信號S5 ;反之，數(shù)據(jù)輸入S2若未達警告區(qū)域麗，因第一動態(tài)與門31在做充電的動作，脈沖寬度S4不影響警告信號S5，且若時鐘脈沖輸入SI在正緣時，主儲存器11則可隔絕任何輸入轉(zhuǎn)態(tài)，以此降低延遲單元21所帶來的轉(zhuǎn)態(tài)功率消耗。
[0042]此外，請參閱圖4所示，為本發(fā)明其二較佳實施例可產(chǎn)生警告信號與錯誤信號而同時具有錯誤預(yù)測與錯誤檢測功能的電路圖，其是進一步設(shè)有一分別可接收時鐘脈沖輸入SI與脈沖寬度S4的門控時鐘器4，以及一分別接收門控時鐘器4輸出與數(shù)據(jù)輸入S2的栓鎖器5,門控時鐘器4通過脈沖寬度S4對時鐘脈沖輸入SI進行門控時鐘并輸出閘控時鐘脈沖S8，以延長栓鎖器5的讀取時間，并以邏輯動作比較主儲存器11與栓鎖器5的輸出而產(chǎn)生一錯誤信號S7 ;以此，在錯誤預(yù)測機制中加入具有動態(tài)錯誤檢測的能力，使得時序信號即使超過判斷時間寬度仍能實時得知數(shù)據(jù)是否發(fā)生錯誤，以解決傳統(tǒng)預(yù)測電路無法在特定時序延遲后察覺錯誤發(fā)生的情形；其中，上述的邏輯動作是以一異或門6接收主儲存器11與栓鎖器5的輸出；再者，于本較佳實施例中，門控時鐘器4包含有一可接收時鐘脈沖輸ASl的第二動態(tài)與門41、一接收脈沖寬度S4并輸出至第二動態(tài)與門41的第二反向器42，以及一接收第二動態(tài)與門41輸出并輸出至栓鎖器5的第三反向器43 ;請一并配合參閱圖5所示，為本發(fā)明其二較佳實施例的錯誤預(yù)測與檢測時序示意圖，其電路工作原理為時鐘脈沖在負緣時，若數(shù)據(jù)輸入S2的轉(zhuǎn)態(tài)時間過長，脈沖寬度產(chǎn)生單元22便會對數(shù)據(jù)輸入S2的轉(zhuǎn)態(tài)做相對應(yīng)的脈沖寬度S4輸出，再利用脈沖寬度S4經(jīng)過第二反向器42處理和正緣時鐘脈沖做動態(tài)與門的邏輯動作，便能完成門控時鐘的行為，以此拉長栓鎖器5的讀取時間，進而獲取正確的數(shù)據(jù)；接著，再將主儲存器11的輸出和栓鎖器輸出S6數(shù)據(jù)做異或門6的邏輯動作，拉起錯誤檢測的信號線；反之，當(dāng)數(shù)據(jù)輸入S2的轉(zhuǎn)態(tài)時間符合主從循序儲存器I的讀取限制，脈沖寬度S4則不影響門控時鐘的行為，因此時第二動態(tài)與門41是執(zhí)行充電的動作，產(chǎn)生的時鐘脈沖和原時鐘脈沖相同，若時鐘脈沖在正緣時，不會有任何脈沖寬度S4產(chǎn)生,因此第二動態(tài)與門41在做放電的動作，產(chǎn)生的時鐘脈沖也和原時鐘脈沖相同。
[0043]由上述的具有能預(yù)測因制造工藝與環(huán)境變異所造成時序錯誤的嵌入式脈沖時序電路系統(tǒng)的實施說明可知，本發(fā)明實施例具有以下優(yōu)點:
[0044]1.本發(fā)明實施例利用轉(zhuǎn)態(tài)檢測器檢測主儲存器的數(shù)據(jù)轉(zhuǎn)態(tài)來產(chǎn)生脈沖寬度，并經(jīng)由警告信號產(chǎn)生器產(chǎn)生一警告信號，以此預(yù)測靜態(tài)制造工藝變異以及動態(tài)環(huán)境變異所造成的時序錯誤，與傳統(tǒng)的預(yù)測正反器相較下，可具有較少的付出(overhead)，例如是面積、時鐘脈沖負載、功率消耗和時鐘脈沖到輸出數(shù)據(jù)的時間。
[0045]2.本發(fā)明實施例在錯誤預(yù)測機制中(輸出警告信號)加入具有動態(tài)錯誤檢測(輸出錯誤信號)的能力，使得時序信號即使超過判斷時間寬度仍能實時得知數(shù)據(jù)是否發(fā)生錯誤，不僅加強錯誤預(yù)測的完整性，也同時解決傳統(tǒng)預(yù)測電路無法在特定時序延遲后察覺錯誤的發(fā)生情形。
[0046]3.本發(fā)明實施例同時具有錯誤預(yù)測與檢測的嵌入式脈沖時序電路系統(tǒng)不僅可適用于支持動態(tài)電壓與頻率調(diào)整機制(DVFS)的處理器上，作為動態(tài)電壓與頻率調(diào)整的判斷機制，且因為具有預(yù)測與檢測的機制，對于動態(tài)電壓的調(diào)整上也具有較佳的彈性，以此協(xié)助IC設(shè)計廠商設(shè)計具有能夠預(yù)測因制造工藝與環(huán)境變異所造成時序錯誤的電路系統(tǒng)，像是中央處理器以及微控制器等，使得系統(tǒng)能夠操作在適當(dāng)?shù)碾妷号c頻率，并且達到具有最佳能源效益的目標(biāo)。
[0047]綜上所述，本發(fā)明的具有能預(yù)測因制造工藝與環(huán)境變異所造成時序錯誤的嵌入式脈沖時序電路系統(tǒng)，的確能通過上述所揭露的實施例，達到所預(yù)期的使用功效，且本發(fā)明也未曾公開于申請前，誠已完全符合專利法的規(guī)定與要求。
[0048]上述所揭示的附圖及說明，僅為本發(fā)明的較佳實施例，非為限定本發(fā)明的保護范圍；大凡熟悉的本領(lǐng)域相關(guān)技術(shù)人員，其所依本發(fā)明的權(quán)利要求書，所作的其它等效變化或修飾，皆應(yīng)視為不脫離本發(fā)明的權(quán)利要求保護范圍。
【權(quán)利要求】
1.一種嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述嵌入式脈沖時序電路系統(tǒng)能預(yù)測因制造工藝與環(huán)境變異所造成的時序錯誤，所述嵌入式脈沖時序電路系統(tǒng)包括: 一主從循序儲存器，包含有分別接收時鐘脈沖輸入的一主儲存器及一從屬儲存器，所述主儲存器具有一數(shù)據(jù)輸入，所述從屬儲存器具有一數(shù)據(jù)輸出，且所述主儲存器與所述從屬儲存器的電連接上具有一節(jié)點； 一轉(zhuǎn)態(tài)檢測器，是電連接所述節(jié)點，接收所述主儲存器的輸出，通過延遲緩沖以形成一警告區(qū)域，并根據(jù)所述數(shù)據(jù)輸入的轉(zhuǎn)態(tài)產(chǎn)生一對應(yīng)脈沖寬度輸出；以及 一警告信號產(chǎn)生器，是電連接所述轉(zhuǎn)態(tài)檢測器，于所述數(shù)據(jù)輸入抵達所述警告區(qū)域時，所述警告信號產(chǎn)生器經(jīng)由所述脈沖寬度和所述時鐘脈沖輸入的邏輯動作產(chǎn)生一警告信號。
2.根據(jù)權(quán)利要求1所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述轉(zhuǎn)態(tài)檢測器包括有一電連接所述節(jié)點用以形成所述警告區(qū)域的延遲單元，以及一分別電連接所述節(jié)點與所述延遲單元的脈沖寬度產(chǎn)生單元，所述脈沖寬度產(chǎn)生單元分別接收所述警告區(qū)域的輸出以及所述主儲存器傳輸?shù)臄?shù)據(jù)以輸出所述脈沖寬度。
3.根據(jù)權(quán)利要求2所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述延遲單元具有至少一個緩沖器。
4.根據(jù)權(quán)利要求3所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述延遲單元具有二個以上的緩沖器，所述緩沖器分別連接一多任務(wù)器，以使所述延遲單元能調(diào)整輸出所述警告區(qū)域的寬度。
5.根據(jù)權(quán)利要求2所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述脈沖寬度產(chǎn)生單元是一異或門。
6.根據(jù)權(quán)利要求1所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述警告信號產(chǎn)生器包含有一第一動態(tài)與門以及一接收所述第一動態(tài)與門輸出的第一反向器。
7.根據(jù)權(quán)利要求6所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述第一動態(tài)與門是一多米諾邏輯電路。
8.根據(jù)權(quán)利要求1所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述主從循序儲存器是栓鎖器或觸發(fā)器。
9.根據(jù)權(quán)利要求1所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述嵌入式脈沖時序電路系統(tǒng)進一步設(shè)有一分別接收所述時鐘脈沖輸入與所述脈沖寬度的門控時鐘器，以及一分別接收所述門控時鐘器輸出與所述數(shù)據(jù)輸入的栓鎖器，所述門控時鐘器使用所述脈沖寬度對所述時鐘脈沖輸入進行門控時鐘，以延長所述栓鎖器的讀取時間，并以邏輯動作比較所述主儲存器與所述栓鎖器的輸出產(chǎn)生一錯誤信號。
10.根據(jù)權(quán)利要求9所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述門控時鐘器包含有一接收所述時鐘脈沖輸入的第二動態(tài)與門、一接收所述脈沖寬度并輸出至所述第二動態(tài)與門的第二反向器，以及一接收所述第二動態(tài)與門輸出并輸出至所述栓鎖器的第三反向器。
11.根據(jù)權(quán)利要求9所述的嵌入式脈沖時序電路系統(tǒng)，其特征在于，所述邏輯動作是以一異或門接收所述主儲存器與所述栓鎖器的輸出。
【文檔編號】H03K5/19GK103856192SQ201310069622
【公開日】2014年6月11日 申請日期:2013年3月5日 優(yōu)先權(quán)日:2012年12月4日
【發(fā)明者】邱瀝毅, 黃啟睿, 吳旻鴻 申請人:邱瀝毅