專利名稱：延遲電路、具有延遲電路的電路系統(tǒng)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路領(lǐng)域，更具體地，本發(fā)明涉及一種延遲電路。
背景技術(shù)：
延遲電路在半導(dǎo)體行業(yè)中得到了廣泛的應(yīng)用。通常，延遲電路由基于如圖1所示的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)反相器單元10所構(gòu)成。如圖所示，當(dāng)CMOS反相器單元10工作時(shí)，P型金屬氧化物半導(dǎo)體場效應(yīng)管(MOSFET) 101或N型M0SFET102會(huì)與負(fù)載電容104一起構(gòu)成一個(gè)電阻-電容(RC)回路。該回路具有傳輸延時(shí)，能夠使輸入信號(hào)延遲。一般來說，CMOS反相器單元10不會(huì)受電源電壓的影響而劇烈變化。但是，在某些應(yīng)用中，需要延時(shí)跟隨電源電壓Vcc變化而變化，用以使電路系統(tǒng)能夠免受電源電壓波動(dòng)的干擾。例如，在同步整流降壓(Buck)變換器或其控制器中，Buck變換器的死區(qū)時(shí)間會(huì)隨著電源電壓Vcc的下降而延長。這是由于當(dāng)電源電壓Vcc下降時(shí)，柵極驅(qū)動(dòng)電路的傳輸延時(shí)會(huì)增加。因此，需要一種延遲電路，其延時(shí)可以隨電源電壓變化而顯著變化，以補(bǔ)償并優(yōu)化變換器系統(tǒng)死區(qū)時(shí)間。盡管具有反饋回路的數(shù)字延遲電路可以解決這些需求，但是它成本較高，結(jié)構(gòu)復(fù)雜并且會(huì)占用較大的電路面積。

發(fā)明內(nèi)容
針對上述一個(gè)或多個(gè)問題，提出了延遲電路及其電路系統(tǒng)和方法。提供了一種延遲電路，包含:反相器，具有一個(gè)輸入端、一個(gè)輸出端、一個(gè)電源端和一個(gè)接地端，其中輸入端耦接接收一個(gè)輸入信號(hào)，輸出端提供一個(gè)輸出信號(hào)；負(fù)載電容，耦接在反相器輸出端和參考地之間；電壓箝位模塊，耦接在電源電壓和電源端之間，或者參考地和接地端之間，其中電壓箝位模塊在電流流過時(shí)產(chǎn)生一個(gè)壓降，使得延遲電路的傳輸延時(shí)在電源電壓下降時(shí)延長。本發(fā)明的另一實(shí)施例公開了一種電路系統(tǒng)，其特征在于，所述電路系統(tǒng)包含:第一信號(hào)路徑，包含一個(gè)第一功能電路模塊，其中所述第一功能電路模塊由電源電壓供電，所述第一功能電路模塊接收一個(gè)第一信號(hào)，產(chǎn)生一個(gè)具有第一傳輸延遲時(shí)間的第三信號(hào)，其中所述第一延遲時(shí)間隨電源電壓的下降而延長；第二信號(hào)路徑，包含一個(gè)延遲電路，其中所述延遲電路接收一個(gè)第二信號(hào)，產(chǎn)生一個(gè)具有第二傳輸延遲時(shí)間的第四信號(hào)；第二功能電路模塊，耦接到所述第一信號(hào)路徑和所述第二信號(hào)路徑，根據(jù)所述第三信號(hào)和所述第四信號(hào)，產(chǎn)生一個(gè)第五信號(hào)；其中，所述延遲電路至少包含一個(gè)延遲單元，所述延遲單元包含:第一反相器，具有一個(gè)輸入端作為所述延遲單元的輸入端、一個(gè)輸出端作為所述延遲單元的輸出端、一個(gè)電源端和一個(gè)接地端；負(fù)載電容，耦接在所述反相器輸出端和參考地之間；以及電壓箝位模塊，耦接在電源電壓和所述電源端之間，或者參考地和所述接地端之間，其中所述第一電壓箝位模塊在電流流過時(shí)產(chǎn)生一個(gè)壓降，使得所述第二傳輸延遲時(shí)間在電源電壓下降時(shí)延長。本發(fā)明的又一實(shí)施例公開了一種延遲輸入信號(hào)的方法，其特征在于，所述方法包含:引入一個(gè)輸入信號(hào)到一個(gè)反相器；產(chǎn)生一個(gè)根據(jù)所述輸入信號(hào)反相并延遲后的輸出信號(hào)；以及產(chǎn)生一個(gè)箝位電壓到所述反相器的電源端，其中所述箝位電壓為電源電壓被拉低一個(gè)第一壓降后得到；或產(chǎn)生一個(gè)箝位電壓到所述反相器的接地端，其中所述箝位電壓為參考地電位被上拉一個(gè)第二壓降后得到。本發(fā)明的再一實(shí)施例公開了一種同步電路系統(tǒng)的方法，其中所述電路系統(tǒng)包含一個(gè)第一信號(hào)路徑和一個(gè)第二信號(hào)路徑，所述第一信號(hào)路徑上的引入了一個(gè)第一信號(hào)，所述第一信號(hào)在所述第一信號(hào)路徑上被延遲了第一傳輸延時(shí)，所述第一傳輸延時(shí)隨電源電壓的下降而延長，所述第二信號(hào)路徑上引入了一個(gè)第二信號(hào)，其特征在于，所述方法包含至少一個(gè)延遲流程，所述延遲流程包含:將一個(gè)反相器接入所述第二信號(hào)路徑，所述反相器具有輸入端、輸出端、電源端和接地端；以及產(chǎn)生一個(gè)第一箝位電壓到所述反相器的電源端，其中所述第一箝位電壓為電源電壓被拉低一個(gè)第一壓降后得到；或產(chǎn)生一個(gè)第二箝位電壓到所述反相器的接地端，其中所述第二箝位電壓為參考地電位被上拉一個(gè)第二壓降后得到。與現(xiàn)有技術(shù)相比，本發(fā)明所公開的延遲電路結(jié)構(gòu)簡單，延遲時(shí)間在電源電壓下降時(shí)能夠顯著延長，能夠解決現(xiàn)有技術(shù)中電路系統(tǒng)出現(xiàn)的不同步問題。


下列附圖涉及有關(guān)本發(fā)明非限制性和非窮舉性的實(shí)施例的描述。除非另有說明，否則同樣的數(shù)字和符號(hào)在整個(gè)附圖中代表同樣的部分。附圖無需按比例畫出。另外，圖中所示相關(guān)部分尺寸可能不同于說明書中敘述的尺寸。為更好地理解本發(fā)明，下述細(xì)節(jié)描述以及附圖將被提供以作為參考。圖1所示為現(xiàn)有技術(shù)中典型反相器延時(shí)單元10的電路示意圖。圖2示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的延遲電路單元20的電路示意圖。圖3示出了依據(jù)本發(fā)明一個(gè)實(shí)施例的電壓箝位模塊203的電路示意圖。圖4A、圖4B、和圖4C所示為依據(jù)本發(fā)明一個(gè)實(shí)施例，延遲單元20在不同電源電壓VCC下理想化的輸出低到高轉(zhuǎn)換的瞬態(tài)響應(yīng)波形圖。圖5A和圖5B示出了 CMOS反相器延遲單元10和根據(jù)本發(fā)明一個(gè)實(shí)施例的延遲單元20在低電源電壓VCCL下的輸出信號(hào)低到高總延時(shí)時(shí)間比較的實(shí)際波形示意圖。圖6示出了根據(jù)本發(fā)明另一實(shí)施例的延遲單元60的電路示意圖。圖7示出了依據(jù)本發(fā)明另一個(gè)實(shí)施例的電壓箝位模塊603的電路示意圖。圖8示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的具有延遲電路81的系統(tǒng)80的模塊示意圖。圖9A、圖9B、和圖9C根據(jù)本發(fā)明的一些實(shí)施例示出了延遲電路81的幾個(gè)電路示意圖。圖10示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的具有延遲電路81的系統(tǒng)100的具體電路示意圖。圖11示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的電壓變化器系統(tǒng)100的工作波形示意圖。圖12示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的電壓變換器系統(tǒng)100的兩條信號(hào)路徑的延遲時(shí)間特性示意圖。圖13A示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的電壓變換器系統(tǒng)100的死區(qū)時(shí)間特性的
實(shí)驗(yàn)結(jié)果圖。
圖13B示出了根據(jù)現(xiàn)有技術(shù)的一個(gè)電壓變換器系統(tǒng)的死區(qū)時(shí)間特性的實(shí)驗(yàn)結(jié)果圖。圖14示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的一種延遲信號(hào)方法的流程示意圖。圖15示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的一種同步電路系統(tǒng)方法1500的流程示意圖。貫穿附圖的相同的附圖標(biāo)記代表相同或相似的部件或特征。
具體實(shí)施例方式下面將詳細(xì)描述本發(fā)明的具體實(shí)施例，應(yīng)當(dāng)注意，這里描述的實(shí)施例只用于舉例說明，并不用于限制本發(fā)明。在以下描述中，為了提供對本發(fā)明的透徹理解，闡述了大量特定細(xì)節(jié)。然而，對于本領(lǐng)域普通技術(shù)人員顯而易見的是:不必采用這些特定細(xì)節(jié)來實(shí)行本發(fā)明。在其他實(shí)例中，為了避免混淆本發(fā)明，未具體描述公知的器件結(jié)構(gòu)、材料或方法。圖2示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的延遲電路單元20的電路示意圖。如圖2所示，延遲電路單元20包含反相器21，其中反相器21具有一個(gè)輸入端208，一個(gè)輸出端209，一個(gè)電源端210和一個(gè)接地端211。在圖不實(shí)施例中，反相器21為CMOS反相器,包含一個(gè)P 型 MOSFET (PMOS) 201 和一個(gè) N 型 MOSFET (NMOS) 202。輸入端 208 耦接到 PMOS 201 和 NMOS202的柵極，引入一個(gè)輸入信號(hào)VIN。輸出端209與PM0S201的漏極和NM0S202的漏極分別耦接，輸出延遲后的信號(hào)V0UT。輸出端209進(jìn)一步耦接到負(fù)載電容204。在一個(gè)實(shí)施例中，負(fù)載電容204為CMOS反相器的寄生電容。在其它實(shí)施例中，負(fù)載電容204還可能包含其它類型的電容。NM0S202的源極作為反相器21的接地端，連接到參考地。在一個(gè)實(shí)施例中，參考地為系統(tǒng)地。在圖2中，延遲單元20進(jìn)一步包含電壓箝位模塊203。電壓箝位模塊203的第一端2031耦接到反相器21的電源端210，第二端2032耦接電源電壓V。。。其中PMOS201的源極作為電源端210。當(dāng)有電流流過時(shí)，電壓箝位模塊203產(chǎn)生一個(gè)壓降VK。在一個(gè)實(shí)施例中，壓降\基本為一個(gè)常數(shù)。輸入信號(hào)VIN被反相器21反相。在電壓箝位模塊203的作用下，當(dāng)電源電壓Vcc下降時(shí)，延遲單元20的在輸入信號(hào)VIN下降沿的延時(shí)會(huì)顯著延長。關(guān)于電壓箝位模塊203的具體結(jié)構(gòu)和功能將在下文中描述。 圖3示出了依據(jù)本發(fā)明一個(gè)實(shí)施例的電壓箝位模塊203的電路示意圖。在圖示實(shí)施例中，電壓箝位模塊203包含一個(gè)二極管連接的PMOS 301，即PMOS 301的漏極和柵極連接在一起，形成電壓箝位模塊203的第一端2031。PMOS 301的源極作為電壓箝位模塊203的第二端2032。 圖4A、圖4B、和圖4C所示為依據(jù)本發(fā)明一個(gè)實(shí)施例，延時(shí)單元20在不同電源電壓Vrc下理想化的輸出低到高轉(zhuǎn)換的瞬態(tài)響應(yīng)波形圖。為了方便理解，輸入信號(hào)的邏輯高電平定義為VIH，輸出信號(hào)的邏輯高電平定義為Vffl。在圖4C中，電源電壓V。。為一個(gè)較低的值Vra (例如2.7V)，延時(shí)單元20的輸出信號(hào)標(biāo)示為VQm。在圖4B中，電源電壓Ncc為一個(gè)較高的值Vrai(例如6.0V)，延遲單元20的輸出信號(hào)標(biāo)示為VOTH。在接下來的分析中，推定輸入信號(hào)的邏輯高電平Vih始終等于電源電壓\c。通常，輸出低到高轉(zhuǎn)換的總延遲時(shí)間Ttotal定
義為從輸入信號(hào)VIN下降到%到輸出信號(hào)VOUT上升到%的時(shí)間。為了簡化起見，此處推
2 2定輸出信號(hào)VOUT在輸入信號(hào)VIN下降到￥時(shí)開始上升。由此，Ttotal = Tinext+TplH+Tqutext。
其中，Tinext定義為外輸入延遲時(shí)間,代表輸入信號(hào)從變化到~^所需的時(shí)間。輸出低至Li高的傳輸延遲時(shí)間Tpm定義為輸出信號(hào)從O (即輸入信號(hào)下降到’的時(shí)刻)上升到■^所
y jrητ yr
需的時(shí)間。Tottext定義為外輸出延遲時(shí)間，代表輸出信號(hào)從￥變化到I所需的時(shí)間。見
2 2
圖4A，在S時(shí)刻，輸入信號(hào)VIN從高電平Vih瞬間跳變到0，因此Tinext可以忽略不計(jì)。此時(shí)PMOS 201開通，NMOS 202關(guān)斷。負(fù)載電容204和PM0S201的導(dǎo)通電阻一起形成了一個(gè)一階電阻-電容(RC)網(wǎng)絡(luò)。電源電壓Vrc開始為負(fù)載電容204充電。當(dāng)延遲模塊20工作時(shí)，
PMOS 201的源極電位保持在Vrc-VK，延遲后的輸出信號(hào)VOUT為:
權(quán)利要求
1.一種延遲電路，其特征在于，所述延遲電路包含: 反相器，具有一個(gè)輸入端、一個(gè)輸出端、一個(gè)電源端和一個(gè)接地端，其中所述輸入端率禹接接收一個(gè)輸入信號(hào)，所述輸出端提供一個(gè)輸出信號(hào)； 負(fù)載電容，耦接在所述反相器輸出端和參考地之間； 電壓箝位模塊，耦接在電源電壓和所述電源端之間，或者所述參考地和所述接地端之間，其中所述電壓箝位模塊在電流流過時(shí)產(chǎn)生一個(gè)壓降，使得所述延遲電路的傳輸延時(shí)在電源電壓下降時(shí)延長。
2.如權(quán)利要求1所述的延遲電路，其特征在于，所述反相器為互補(bǔ)金屬氧化物半導(dǎo)體晶體管(CMOS)反相器。
3.如權(quán)利要求1所述的延遲電路，其特征在于，當(dāng)所述電源電壓下降時(shí)，所述延遲電路在所述輸入信號(hào)的上升沿或下降沿所產(chǎn)生的總延遲時(shí)間隨所述電源電壓下降逐漸延長5-20 倍。
4.如權(quán)利要求1所述的延遲電路，其特征在于，所述電壓箝位模塊為一個(gè)二極管連接的P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，所述P型MOSFET的柵極和漏極一起耦接到所述反相器的電源端，源極耦接到所述電源電壓。
5.如權(quán)利要求1所述的延遲電路，其特征在于，所述電壓箝位模塊為一個(gè)二極管連接的N型M0SFET，所述N型MOSFET的柵極和漏極一起耦接到所述反相器的接地端，源極耦接到所述參考地。
6.一種電路系統(tǒng)，其特征在于，所述電路系統(tǒng)包含: 第一信號(hào)路徑，包含一個(gè)第一功能電路模塊，其中所述第一功能電路模塊由電源電壓供電，所述第一功能電 路模塊接收一個(gè)第一信號(hào)，產(chǎn)生一個(gè)具有第一傳輸延遲時(shí)間的第三信號(hào)，其中所述第一傳輸延遲時(shí)間隨電源電壓的下降而延長； 第二信號(hào)路徑，包含一個(gè)延遲電路，其中所述延遲電路接收一個(gè)第二信號(hào)，產(chǎn)生一個(gè)具有第二傳輸延遲時(shí)間的第四信號(hào)； 第二功能電路模塊，耦接到所述第一信號(hào)路徑和所述第二信號(hào)路徑，根據(jù)所述第三信號(hào)和所述第四信號(hào)，產(chǎn)生一個(gè)第五信號(hào)； 其中，所述延遲電路至少包含一個(gè)延遲單元，所述延遲單元包含: 第一反相器，具有一個(gè)輸入端作為所述延遲單元的輸入端、一個(gè)輸出端作為所述延遲單元的輸出端、一個(gè)電源端和一個(gè)接地端； 負(fù)載電容，耦接在所述反相器輸出端和參考地之間；以及 電壓箝位模塊，耦接在所述電源電壓和所述電源端之間，或者所述參考地和所述接地端之間，其中所述電壓箝位模塊在電流流過時(shí)產(chǎn)生一個(gè)壓降，使得所述第二傳輸延遲時(shí)間在所述電源電壓下降時(shí)延長。
7.如權(quán)利要求6所述的電路系統(tǒng)，其特征在于，所述電壓箝位模塊為一個(gè)二極管連接的P型M0SFET，其中所述P型MOSFET的柵極和漏極一起耦接到所述反相器的電源端，源極耦接到所述電源電壓。
8.如權(quán)利要求6所述的電路系統(tǒng)，其特征在于，所述電壓箝位模塊為一個(gè)二極管連接的N型M0SFET，其中所述N型MOSFET的柵極和漏極一起耦接到所述反相器的接地端，源極耦接到所述參考地。
9.如權(quán)利要求6所述的電路系統(tǒng)，其特征在于，所述延遲電路包含一個(gè)或多個(gè)延遲模塊，所述延遲模塊包含: 所述延遲單元；以及 第二反相器；所述第二反相器具有一個(gè)輸入端和一個(gè)輸出端，其中: 所述第二反相器的輸入端耦接到所述延遲單元的輸出端；或 所述第二反相器的輸出端耦接到所述延遲單元的輸入端。
10.如權(quán)利要求6所述的電路系統(tǒng)，其特征在于，所述延遲電路包含一個(gè)或多個(gè)延遲模塊，其中所述延遲模塊包含第一所述延遲單元和第二所述延遲單元串聯(lián)耦接，其中: 所述第一延遲單元的所述電壓箝位模塊耦接在所述電源電壓和所述電源端之間； 所述第二延遲單元的所述電壓箝位模塊耦接在所述接地端和所述參考地之間。
11.如權(quán)利要 求6所述的電路系統(tǒng)，其特征在于: 所述第二功能電路模塊包含一個(gè)開關(guān)電壓變換器，所述開關(guān)電壓變換器包含一個(gè)主開關(guān)和一個(gè)同步整流器，用于將一個(gè)輸入電壓轉(zhuǎn)換為一個(gè)輸出電壓； 所述第一信號(hào)為一個(gè)PWM控制信號(hào)； 所述第一功能電路模塊包含一個(gè)電平位移電路，所述電平位移電路具有一個(gè)輸入端和一個(gè)輸出端，所述輸入端耦接接收所述PWM控制信號(hào)，所述輸出端提供一個(gè)高側(cè)信號(hào)作為所述第三信號(hào)，所述電平位移電路具有所述第一傳輸延遲時(shí)間，所述第一傳輸延遲時(shí)間隨著所述電源電壓的降低而增大；以及 所述第二信號(hào)為一個(gè)PlS信號(hào)，所述信號(hào)為所述PWM控制信號(hào)的互補(bǔ)信號(hào)。
12.如權(quán)利要求11所述的電路系統(tǒng)，其特征在于，所述電路系統(tǒng)進(jìn)一步包含: 第三反相器，具有一個(gè)輸入端和一個(gè)輸出端，所述輸入端耦接到所述信號(hào)，以及與門，具有兩個(gè)輸入端和一個(gè)輸出端，其中所述兩個(gè)輸入端分別耦接所述PWM控制信號(hào)和所述第三反相器的輸出端，所述輸出端耦接到所述電平位移電路的輸入端。
13.如權(quán)利要求6所述的電路系統(tǒng)，其特征在于，所述第一反相器為一個(gè)CMOS反相器，包含一個(gè)PMOS管和一個(gè)NMOS管。
14.如權(quán)利要求13所述的電路系統(tǒng)，其特征在于，所述PMOS管或所述NMOS管的柵極寬度根據(jù)所述第一傳輸延遲時(shí)間隨所述電源電壓的變化特性設(shè)定，使得所述第二傳輸延遲時(shí)間能夠跟隨所述第一傳輸延遲時(shí)間。
15.—種延遲輸入信號(hào)的方法,其特征在于,所述方法包含: 引入一個(gè)輸入信號(hào)到一個(gè)反相器； 在所述反相器輸出端產(chǎn)生一個(gè)根據(jù)所述輸入信號(hào)反相并延遲后的輸出信號(hào)；以及產(chǎn)生一個(gè)箝位電壓到所述反相器的電源端，其中所述箝位電壓為電源電壓被拉低一個(gè)第一壓降后得到；或 產(chǎn)生一個(gè)箝位電壓到所述反相器的接地端，其中所述箝位電壓為參考地電位被上拉一個(gè)第二壓降后得到。
16.—種同步電路系統(tǒng)的方法,其中所述電路系統(tǒng)包含一個(gè)第一信號(hào)路徑和一個(gè)第二信號(hào)路徑，所述第一信號(hào)路徑上的引入了一個(gè)第一信號(hào)，所述第一信號(hào)在所述第一信號(hào)路徑上被延遲了第一傳輸延時(shí)，所述第一傳輸延時(shí)隨電源電壓的下降而延長，所述第二信號(hào)路徑上引入了一個(gè)第二信號(hào)，其特征在于，所述方法包含至少一個(gè)延遲流程，所述延遲流程包含: 將一個(gè)反相器接入所述第二信號(hào)路徑，所述反相器具有輸入端、輸出端、電源端和接地端；以及 產(chǎn)生一個(gè)第一箝位電壓到所述反相器的電源端，其中所述第一箝位電壓為電源電壓被拉低一個(gè)第一壓降后得到；或 產(chǎn)生一個(gè)第二箝位電壓到所述反相器的接地端，其中所述第二箝位電壓為參考地電位被上拉一個(gè)第二壓降后得到。
17.根據(jù)權(quán)利要求16所述的同步電路系統(tǒng)的方法，其特征在于，所述方法進(jìn)一步包含: 將一個(gè)第二反相器接入所述第二信號(hào)路徑，其中所述第二反相器的輸入端耦接到所述延遲流程中反相器的輸出端；或 將一個(gè)第二反相器接入所述第二信號(hào)路徑，其中所述第二反相器的輸出端耦接到所述延遲流程中反相器的輸入端。
18.根據(jù)權(quán)利要求16所述的同步電路系統(tǒng)的方法，其特征在于，所述至少一個(gè)延遲流程包含一個(gè)第一所述延時(shí)流程和一個(gè)第二所述延時(shí)流程，其中: 所述第一延時(shí)流程包含將一個(gè)第一反相器接入第二信號(hào)路徑，以及產(chǎn)生一個(gè)第一箝位電壓到所述第一反相器的電源端，其中所述第一箝位電壓為電源電壓被拉低一個(gè)第一壓降后得到；以及 所述第二延時(shí)流程包含將一個(gè)第二反相器接入第二信號(hào)路徑，以及產(chǎn)生一個(gè)第二箝位電壓到所述第二延時(shí)流程中的一個(gè)第二反相器的接地端，其中所述第二箝位電壓為參考地電位被上拉一個(gè)第二壓降后得到。
19.根據(jù)權(quán)利要求16所述的同步電路系統(tǒng)的方法，其特征在于，所述電路系統(tǒng)為一個(gè)電壓變換器系統(tǒng)，所述第一信號(hào)為一個(gè)PWM控制信號(hào)，用于控制所述電路系統(tǒng)的一個(gè)主開關(guān)，所述第二信號(hào)為一個(gè)PW Vl信號(hào)，所述PWM 信號(hào)與PWM控制信號(hào)為互補(bǔ)信號(hào)。
20.根據(jù)權(quán)利要求19所述的同步電路系統(tǒng)的方法，其特征在于所述反相器為CMOS反相器，包含一個(gè)PMOS管和一個(gè)NMOS管，所述方法進(jìn)一步包含:調(diào)節(jié)所述NMOS管或所述PMOS管的柵極長度，使所述第二信號(hào)路徑上的信號(hào)在不同的所述電源電壓下都能與所述第一信號(hào)路徑上的信號(hào)同步。
全文摘要
本發(fā)明公開了一種延遲電路及具有延時(shí)電路的系統(tǒng)和方法。延遲電路包含一個(gè)反相器，一個(gè)負(fù)載電容和一個(gè)電壓箝位模塊，其中所述電壓箝位模塊在電源電壓的基礎(chǔ)上產(chǎn)生一個(gè)電壓降，并把降壓后的電源電壓輸入到反相器的電源端，使得延遲電路的輸入信號(hào)的上升沿或下降沿的延時(shí)能夠隨著電源電壓的下降而顯著延長，以解決電路系統(tǒng)中存在的同步問題。
文檔編號(hào)H03K17/28GK103152017SQ20131010140
公開日2013年6月12日 申請日期2013年3月27日 優(yōu)先權(quán)日2012年3月27日
發(fā)明者董巖, 徐鵬 申請人:成都芯源系統(tǒng)有限公司