抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)d觸發(fā)器的制造方法
【專利摘要】本發(fā)明公開了抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，目的是解決可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力不高的問題。本發(fā)明由緩沖電路、掃描控制緩沖電路、同步復(fù)位緩沖電路、時鐘電路、主鎖存器、從鎖存器和反相器電路組成。主鎖存器和從鎖存器為冗余加固的鎖存器。主鎖存器和從鎖存器串聯(lián)，并均與時鐘電路連接。主鎖存器還與緩沖電路、掃描控制緩沖電路、同步復(fù)位緩沖電路相連，從鎖存器還與反相器電路相連。分離主鎖存器和從鎖存器中互為冗余的C2MOS電路提高了抗單粒子翻轉(zhuǎn)的能力。緩沖器電路使得在持續(xù)時間較長的單粒子瞬態(tài)脈沖下不發(fā)生錯誤，雙模冗余通路增加了抗單粒子瞬態(tài)的能力。
【專利說明】抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種同步復(fù)位結(jié)構(gòu)和掃描結(jié)構(gòu)的主從D觸發(fā)器，特別涉及一種抗單粒子翻轉(zhuǎn)(Single Event Upset, SEU)和抗單粒子瞬態(tài)(Single Event Transient, SET)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器。
【背景技術(shù)】
[0002]宇宙空間中存在大量高能粒子(質(zhì)子、電子、重離子等)，集成電路中的時序電路受到這些高能粒子轟擊后，其保持的狀態(tài)有可能發(fā)生翻轉(zhuǎn)，此效應(yīng)稱為單粒子翻轉(zhuǎn)效應(yīng)，單粒子轟擊集成電路的LET (線性能量轉(zhuǎn)移)值越高，越容易產(chǎn)生單粒子翻轉(zhuǎn)效應(yīng)。集成電路中的組合電路受到這些高能粒子轟擊后，有可能產(chǎn)生瞬時電脈沖，此效應(yīng)稱為單粒子瞬態(tài)效應(yīng)，單粒子轟擊集成電路的LET值越高，產(chǎn)生的瞬時電脈沖持續(xù)時間越長，電脈沖越容易被時序電路采集。如果時序電路的狀態(tài)發(fā)生錯誤翻轉(zhuǎn)，或者單粒子瞬態(tài)效應(yīng)產(chǎn)生的瞬時電脈沖被時序電路錯誤采集，都會造成集成電路工作不穩(wěn)定甚至產(chǎn)生致命的錯誤，這在航天、軍事領(lǐng)域尤為嚴重。因此，對集成電路進行加固從而減少單粒子翻轉(zhuǎn)效應(yīng)和單粒子瞬態(tài)效應(yīng)越來越重要。
[0003]D觸發(fā)器是集成電路中使用最多的時序單元之一，其抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的能力對整個集成電路的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的能力起關(guān)鍵作用，對D觸發(fā)器進行相應(yīng)加固可以使集成電路的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力得到提高。
[0004]傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級鎖存器和從級鎖存器串聯(lián)構(gòu)成。將普通鎖存器替換為DICE (Dual Interlocked Storage Cell，雙互鎖存儲單元)等冗余加固結(jié)構(gòu)可以實現(xiàn)抗單粒子翻轉(zhuǎn)的D觸發(fā)器。在此基礎(chǔ)上改造輸入輸出端口，可以實現(xiàn)同時抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)。M.J.Myjak等人在The47thIEEE International MidwestSymposium on Circuits and Systems(第47屆IEEE電路與系統(tǒng)中西部國際會議)上發(fā)表的“Enhanced Fault-Tolerant CMOS Memory Elements”(增強容錯的 CMOS 存儲單兀)(2004年，第1-453?1-456頁)上提出了一種改進的DICE電路，該電路采用DICE電路進行抗單粒子翻轉(zhuǎn)加固，并把雙向數(shù)據(jù)線分成了兩個寫數(shù)據(jù)線和兩個讀數(shù)據(jù)線，通過數(shù)據(jù)線的雙模冗余，使得在任意時刻通過某一數(shù)據(jù)線傳播到DICE電路的單粒子瞬態(tài)脈沖難以造成整個電路狀態(tài)的翻轉(zhuǎn)，從而實現(xiàn)針對單粒子瞬態(tài)的加固。但是數(shù)據(jù)線的雙模冗余存在正反饋回路，在較長持續(xù)時間的單粒子瞬態(tài)脈沖下會產(chǎn)生鎖存信息翻轉(zhuǎn)，抗單粒子瞬態(tài)能力不高。
[0005]D.G.Mavis 等在 IEEE Reliability Physics Symposium (國際可靠性物理會議)上發(fā)表的“Soft error rate mitigation techniques for modern microcircuits，，(減少現(xiàn)代微電路軟錯誤率的技術(shù))(2002年第216頁-225頁)中提出了時間采樣D觸發(fā)器電路。該電路在鎖存數(shù)據(jù)的反饋環(huán)中引入了延遲和表決電路，因而具備了一定抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力。但是表決電路本身不具備抗單粒子瞬態(tài)的能力，在單粒子瞬態(tài)脈沖下會輸出錯誤數(shù)據(jù)，抗單粒子瞬態(tài)能力不高。
[0006]申請?zhí)枮?00910046337.5的中國專利公開了一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結(jié)構(gòu)類似于時間采樣結(jié)構(gòu)的D觸發(fā)器，包括兩個多路開關(guān)、兩個延遲電路、兩個保護門電路和三個反相器，實現(xiàn)了 D觸發(fā)器的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的加固。該專利具有抗單粒子瞬態(tài)的能力，但由于第三個反向器的輸出端Q連接第二個多路開關(guān)的輸入端VINO，形成了正反饋回路，在較長持續(xù)時間的單粒子瞬態(tài)脈沖下會產(chǎn)生鎖存信息翻轉(zhuǎn)，抗單粒子瞬態(tài)能力不高。
[0007]普通主從D觸發(fā)器不利于在測試階段對電路進行檢測，使得測試工作變得非常繁瑣、復(fù)雜。在普通主從D觸發(fā)器結(jié)構(gòu)基礎(chǔ)之上加入掃描結(jié)構(gòu)，可以有效地簡化電路測試工作，即在測試階段可以通過掃描信號控制主從D觸發(fā)器的輸入，進而控制電路狀態(tài)。
[0008]某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強制D觸發(fā)器輸出低電平以及把其中存儲的數(shù)據(jù)置為邏輯“O”。在掃描結(jié)構(gòu)D觸發(fā)器原有的結(jié)構(gòu)基礎(chǔ)上增加同步復(fù)位電路和同步復(fù)位信號輸入端，可以實現(xiàn)D觸發(fā)器的同步復(fù)位結(jié)構(gòu)，并通過同步復(fù)位信號來控制D觸發(fā)器的同步復(fù)位功能。但目前可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)能力不高，不利于在航空、航天等領(lǐng)域的集成電路芯片中使用。
[0009]申請?zhí)枮?01110322679.2的中國專利公開了一種抗單粒子翻轉(zhuǎn)的可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，如圖1所示，該發(fā)明由時鐘電路、主鎖存器、從鎖存器、掃描控制緩沖電路、第一反相器電路和第二反向器電路組成，可以在較高LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉(zhuǎn)。由于該發(fā)明在時鐘電路內(nèi)、主鎖存器前沒有采用緩沖電路，所以不具備抗單粒子瞬態(tài)的能力，而且主鎖存器、從鎖存器未采用雙模冗余，當單粒子轟擊的LET值較高時，線路上的某一個節(jié)點翻轉(zhuǎn)則會導(dǎo)致整個電路翻轉(zhuǎn)。

【發(fā)明內(nèi)容】

[0010]本發(fā)明要解決的技術(shù)問題是，針對目前的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器抗單粒子翻轉(zhuǎn)能力和抗單粒子瞬態(tài)不高的問題，提出一種抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器。
[0011]本發(fā)明具體思想是:對主鎖存器和從鎖存器進行雙模冗余加固，可以抗單粒子翻轉(zhuǎn)；在時鐘電路內(nèi)，復(fù)位電路內(nèi)和主鎖存器前加入緩沖電路，可以抗單粒子瞬態(tài)；切斷從鎖存器中可能由單粒子瞬態(tài)脈沖導(dǎo)致的正反饋回路，可以在較長持續(xù)時間的抗單粒子瞬態(tài)下不發(fā)生翻轉(zhuǎn)。
[0012]本發(fā)明抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器由緩沖電路、掃描控制緩沖電路、同步復(fù)位緩沖電路、時鐘電路、主鎖存器、從鎖存器和反相器電路組成。主鎖存器和從鎖存器均為冗余加固的鎖存器。主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路連接。主鎖存器還與緩沖電路、掃描控制緩沖電路、同步復(fù)位緩沖電路相連，從鎖存器還與反相器電路相連。
[0013]本發(fā)明有五個輸入端和一個輸出端。五個輸入端分別是時鐘信號輸入端CK、數(shù)據(jù)信號輸入端D、掃描控制信號輸入端SE、掃描數(shù)據(jù)輸入端SI和同步復(fù)位信號輸入端RN ;輸出立而是Q。
[0014]時鐘電路有一個輸入端和四個輸出端，輸入端為CK,輸出端為cl、c2、cnl、cn2。時鐘電路由十二個PMOS和十四個NMOS組成，電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四十九PMOS管的柵極Pg49連接CK，漏極Pd49連接第四十九NMOS管的漏極Nd49 ;第五十PMOS管的柵極Pg50連接第四十九PMOS管的漏極Pd49，漏極Pd50連接第五十NMOS管的漏極Nd50，源極Ps50連接電源VDD ;第五十一 PMOS管的柵極Pg51連接第五十PMOS管的漏極Pd50，漏極Pd51連接第五十一 NMOS管的漏極Nd51，源極Ps51連接電源VDD ;第五十二 PMOS管的柵極Pg52連接第五十一 PMOS管的漏極Pd51，漏極Pd52連接第五十二 NMOS管的漏極Nd52，源極Ps52連接電源VDD ;第五十三PMOS管的柵極Pg53連接CK，漏極Pd53連接第五十四PMOS管的源極Ps54，源極Ps53連接VDD ;第五十四PMOS管的柵極Pg54連接第五十二 PMOS管的漏極Pd52，漏極Pd54連接第五十三NMOS管的漏極Nd53，并作為時鐘電路的一個輸出端cnl，源極Ps54連接Pd53 ;第五十五PMOS管的柵極Pg55連接CK，漏極Pd55連接第五十六PMOS管的源極Ps56，源極Ps55連接VDD ;第五十六PMOS管的柵極Pg56連接第五十二 PMOS管的漏極Pd52，漏極Pd56連接第五十五NMOS管的漏極Nd55并作為時鐘電路的一個輸出端cn2，源極Ps56連接Pd55 ;第五十七PMOS管的柵極Pg57連接第五十七NMOS管的柵極Ng57并作為時鐘電路的一個輸出端cl，漏極Pd57連接第五十四PMOS管的漏極Pd54，并連接輸出端cnl，源極Ps57連接VDD ;第五十八PMOS管的柵極Pg58連接第五十八NMOS管的柵極Ng58并作為時鐘電路的一個輸出端c2，漏極Pd58連接第五十八NMOS管的漏極Nd58和輸出端cn2，源極Ps58連接VDD ;第五十九PMOS管的柵極Pg59連接輸出端cnl，漏極Pd59連接輸出端cl，源極Ps59連接VDD ;第六十PMOS管的柵極Pg60連接輸出端cn2，漏極Pd60連接輸出端c2，源極Ps60連接VDD ;第四十九NMOS管的柵極Ng49連接CK，漏極Nd49連接第四十九PMOS管的漏極Pd49 ;第五十NMOS管的柵極Ng50連接第四十九匪OS管的漏極Nd49，漏極Nd50連接第五十PMOS管的漏極Pd50，源極Ns50連接VSS ;第五十一 NMOS管的柵極Ng51連接第五十NMOS管的漏極Nd50，漏極Nd51連接第五十一 PMOS管的漏極Pd51，源極Ns51連接VSS ;第五十二 NMOS管的柵極Ng52連接第五十一 NMOS管的漏極Nd51，漏極Nd52連接第五十二 PMOS管的漏極Pd52，源極Ns52連接VSS ;第五十三NMOS管的柵極Ng53連接第五十二 NMOS管的漏極Nd52，源極Ns53連接第五十四NMOS管的漏極Nd54，漏極連接cnl ;第五十四NMOS管的柵極Ng54連接CK，漏極Nd54連接第五十三NMOS管的源極Nd53，源極Ns54連接VSS ;第五十五匪OS管的柵極Ng55連接第五十二 NMOS管的漏極Nd52`，源極Ns55連接第五十六NMOS管的漏極Nd56，漏極連接cn2 ；第五十六NMOS管的柵極Ng56連接CK,漏極Nd56連接第五十五NMOS管的源極Nd55,源極Ns56連接VSS ;第五十七NMOS管的柵極Ng57連接輸出端cl，漏極Nd57連接輸出端cn2，源極Ns57連接第六十一 NMOS管的漏極Nd61 ;第五十八NMOS管的柵極Ng58連接輸出端c2，漏極Nd58連接輸出端cn2，源極Ns58連接第六十二 NMOS管的漏極Nd62 ;第五十九NMOS管的柵極Ng59連接輸出端cnl，漏極Nd59連接輸出端cl，源極Ns59連接VSS ;第六十NMOS管的柵極Ng60連接輸出端cn2，漏極Nd60連接輸出端c2，源極Ns60連接VSS ;第六十一 NMOS管的漏極Nd61連接第五十七NMOS管的源極Ns57,柵極Ng61連接輸出端cl,源極Ns61連接VSS ;第六十二 NMOS管的漏極Nd62連接第五十八NMOS管的源極Ns58，柵極Ng62連接輸出端Cl，源極Ns62連接VSS。
[0015]緩沖電路有一個輸入端和一個輸出端，輸入端為D,輸出端為D1。緩沖電路由八個PMOS管和八個NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出端D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接PglJf極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
[0016]掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE,輸出端為SEN。掃描控制緩沖電路由第三十七PMOS管和第三十七NMOS管組成。第三十七PMOS管的襯底和源極Ps37均連接電源VDD，第三十七NMOS管的襯底和源極Ns37均接地VSS。第三十七PMOS管的柵極Pg37連接SE，漏極Pd37連接第三十七NMOS管的漏極Nd37，并作為掃描控制電路的輸出端SEN ;第三十七NMOS管的柵極Ng37連接SE，漏極Nd37連接Pd37。
[0017]同步復(fù)位緩沖電路有一個輸入端和兩個輸出端，輸入端為RN，輸出端是RN1，RN2。同步復(fù)位緩沖電路由十個NMOS管和十個PMOS管組成，同步復(fù)位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十八PMOS管的柵極Pg38連接RN，漏極Pd38連接第三十八NMOS管的漏極Nd38，源極Ps38連接電源VDD ;第三十九PMOS管的柵極Pg39連接第三十八PMOS管的漏極Pd3`8，漏極Pd39連接第三十九NMOS管的漏極Nd39，源極Ps39連接電源VDD ;第四十PMOS管的柵極Pg40連接第三十九PMOS管的漏極Pd39，漏極Pd40連接第四十NMOS管的漏極Nd40，源極Ps40連接電源VDD ;第四十一 PMOS管的柵極Pg41連接第四十PMOS管的漏極Pd40，漏極Pd41連接第四十一 NMOS管的漏極Nd41，源極Ps41連接電源VDD ;第四十二 PMOS管的柵極Pg42連接RN，漏極Pd42連接第四十三PMOS管的源極Ps43，源極Ps42連接VDD ;第四十三PMOS管的柵極Pg43連接第四十一 PMOS管的漏極Pd41，漏極Pd43連接第四十二 NMOS管的漏極Nd42，源極Ps43連接Pd42 ;第四十四PMOS管的柵極Pg44連接RN，漏極Pd44連接第四十五PMOS管的源極Ps45，源極Ps44連接VDD ；第四十五PMOS管的柵極Pg45連接第四十一 PMOS管的漏極Pd41，漏極Pd45連接第四十四NMOS管的漏極Nd44，源極Ps45連接Pd44 ;第四十六PMOS管的柵極Pg46連接第四十三PMOS管的漏極Pd43，漏極Pd46連接第四十六NMOS管的漏極Nd46，并作為同步復(fù)位緩沖電路的一個輸出端RNl，源極Ps46連接VDD ;第四十七PMOS管的柵極Pg47連接第四十五PMOS管的漏極Pd45，漏極Pd47連接第四十七NMOS管的漏極Nd47，并作為同步復(fù)位緩沖電路的一個輸出端RN2，源極Ps47連接VDD ;第三十八NMOS管的柵極Ng38連接RN，漏極Nd38連接第三十八PMOS管的漏極Pd38，源極Ns38連接VSS ;第三十九NMOS管的柵極Ng39連接第三十八NMOS管的漏極Nd38，漏極Nd39連接第三十九PMOS管的漏極Pd39，源極Ns39連接VSS ;第四十NMOS管的柵極Ng40連接第三十九NMOS管的漏極Nd39，漏極Nd40連接第四十PMOS管的漏極Pd40，源極Ns40連接VSS ;第四十一 NMOS管的柵極Ng41連接第四十NMOS管的漏極Nd40，漏極Nd41連接第四十一 PMOS管的漏極Pd41，源極Ns41連接VSS ;第四十二NMOS管的柵極Ng42連接第四十一 NMOS管的漏極Nd41，源極Ns42連接第四十三NMOS管的漏極Nd43，漏極Nd42連接Pd43 ;第四十三NMOS管的柵極Ng43連接RN，漏極Nd43連接第四十二 NMOS管的源極Nd42，源極Ns43連接VSS ;第四十四NMOS管的柵極Ng44連接第四十一 NMOS管的漏極Nd41，源極Ns44連接第四十五NMOS管的漏極Nd45，漏極Nd44連接Pd45 ;第四十五NMOS管的柵極Ng45連接RN，漏極Nd45連接第四十四NMOS管的源極Nd44，源極Ns45連接VSS ;第四十六NMOS管的柵極Ng46連接Pd43，漏極Nd46連接RNl，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接Pd45，漏極Nd47連接RN2，源極Ns47連接VSS。
[0018]主鎖存器有十一個輸入端和兩個輸出端，輸入端為D，Dl, SI, SE，SEN, RNl，RN2，cl, c2, cnl, cn2 ;輸出端為ml, mlr。主鎖存器由十八個PMOS管和十八個NMOS管組成,主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第九PMOS管的柵極Pg9連接SI，漏極Pd9連接第十PMOS管的源極PslO，源極Ps9連接電源VDD ;第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十四PMOS管的源極Psl4，源極PslO連接Pd9 ;第^^一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二 PMOS管的源極Psl2，源極Psll連接電源VDD ;第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl4，源極Psl2連接Pdll ;第十三PMOS管的柵極Pgl3連接RNl，漏極Pdl3連接Psl4，源極Psl3連接Pdll ；第十四PMOS管的柵極Pgl4連接Cl，漏極Pdl4連接第九NMOS管的漏極Nd9，源極Psl4連接PdlO ;第十五PMOS管的柵極Pgl5連接SI，漏極Pdl5連接第十六PMOS管的源極Psl6，源極Psl5連接電源VDD ;第十六PMOS管的柵極Pgl6連接SEN，漏極Pdl6連接第二十PMOS管的源極Ps20，源極Psl6連接Pdl5 ;第十七PMOS管的柵極Pgl7連接SE，漏極Pdl7連接第十八PMOS管的源極Ps 18，源極Ps 18連接電源VDD ;第十八PMOS管的柵極Pgl8連接Dl，漏極Pdl8連接第二十PMOS管的源極Ps20，源極Psl8連接Pdl7 ;第十九PMOS管的柵極Pgl9連接RN2，漏極Pdl9連接第二十PMOS管的源極Ps20，源極Psl9連接Pdl7 ;第二十PMOS管的柵極Pg20連接c2，漏極Pd20連接第十五NMOS管的漏極Ndl5，源極Ps20連接Pdl6 ;第二十一 PMOS管的柵極Pg21連接Pdl4，漏極Pd21連接第二十一 NMOS管的漏極Nd21，并作為主鎖存器的一個輸出端mlr，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接Pd20，漏極Pd22連接第二十二 NMOS管的漏極Nd22，并作為主鎖存器的一個輸出端ml，源極Ps22連接電源VDD ;第二十三PMOS管的柵極Pg23連接Pd22，漏極Pd23連接第二十四PMOS管的源極Ps24，源極Ps23連接電源VDD ;第二十四PMOS管的柵極Pg24連接cnl，漏極Pd24連接第二十三NMOS管的漏極Nd23，源極Ps24連接Pd23 ;第二十五PMOS管的柵極Pg25連接Pd21，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cn2，漏極Pd26連接第二十五NMOS管的漏極Nd25和Pd20，源極Ps26連接Pd25 ;第九NMOS管的柵極Ng9連接cnl，漏極Nd9連接Pdl4，源極Ns9連接第十NMOS管的漏極NdlO ;第十NMOS管的 柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第十一 NMOS管的漏極Ndll ;第^^一 NMOS管的柵極Ngll連接SI，漏極Ndll連接NslO，源極Nsll接地VSS ;第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ;第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3連接第十四NMOS管的漏極Ndl4 ;第十四NMOS管的柵極Ngl4連接RN2，漏極Ndl4連接Nsl3，源極Nsl4接地VSS ;第十五NMOS管的柵極Ngl5連接cn2，漏極Ndl5連接Pd20，源極Nsl5連接第十六NMOS管的漏極Ndl6 ;第十六NMOS管的柵極Ngl6連接SE，漏極Ndl6連接Nsl5，源極Nsl6連接第十七NMOS管的漏極Ndl7 ;第十七NMOS管的柵極Ngl7連接SI，漏極Ndl7連接Nsl6，源極Nsl7接地VSS ;第十八NMOS管的柵極Ngl8連接Dl，漏極Ndl8連接Nsl5，源極Nsl8連接第十九NMOS管的漏極Ndl9 ;第十九NMOS管的柵極Ngl9連接SEN，漏極Ndl9連接Nsl8，源極Nsl9連接第二十NMOS管的漏極Nd20 ;第二十NMOS管的柵極Ng20連接RN2，漏極Nd20連接Nsl9，源極Ns20接地VSS ;第二十一 NMOS管的柵極Ng21連接Pd20，漏極Nd21連接Pd21，源極Ns21接地VSS ;第二十二 NMOS管的柵極Ng22連接Pdl4，漏極Nd22連接Pd22，源極Ns22接地VSS ;第二十三NMOS管的柵極Ng23連接cl，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接Pd21，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接c2，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接Pd22，漏極Nd26連接Ns25，源極Ns26接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管組成主鎖存器中的掃描結(jié)構(gòu)；第十三PMOS管和第十四NMOS管組成主鎖存器中的同步復(fù)位結(jié)構(gòu)。
[0019]從鎖存器有六個輸入端和兩個輸出端，輸入端為cl, c2, cnl, cn2, ml, mlr ;輸出端為sl，Slr0從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十七PMOS管的柵極Pg27連接mlr，漏極Pd27連接第二十八PMOS管的源極Ps28，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接cnl，漏極Pd28連接第二十七NMOS管的漏極Nd27，源極Ps28連接Pd27 ;第二十九PMOS管的柵極Pg29連接ml，`漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ;第三十PMOS管的柵極Pg30連接cn2，漏極Pd30連接第二十九NMOS管的漏極Nd29，源極Ps30連接Pd29 ;第三十一 PMOS管的柵極Pg31連接Pd28，漏極Pd31連接第三十一 NMOS管的漏極Nd31，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極Pg32連接Pd30，漏極Pd32連接第三十二 NMOS管的漏極Nd32，源極Ps32連接電源VDD ;第三十三PMOS管的柵極Pg33連接Pd32，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接Cl，漏極Pd34連接第三十三NMOS管的漏極Nd33和Pd28，并作為從鎖存器的一個輸出端Si，源極Ps34連接Pd33 ;第三十五PMOS管的柵極Pg35連接Pd31，漏極Pd35連接第三十六PMOS管的源極Ps36，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接c2，漏極Pd36連接第三十五NMOS管的漏極Nd35和Pd30并作為從鎖存器的一個輸出端sir，源極Ps36連接Pd35 ;第二十七NMOS管的柵極Ng27連接C，漏極Nd27連接Pd28，源極Ns27連接第二十八NMOS管的漏極Nd28 ;第二十八NMOS管的柵極Ng28連接ml，漏極Nd28連接Ns27，源極Ns28接地VSS ;第二十九NMOS管的柵極Ng29連接c2，漏極Nd29連接Pd30，源極Ns29連接第三十NMOS管的漏極Nd30 ;第三十NMOS管的柵極Ng30連接mlr，漏極Nd30連接Ns29，源極Ns30接地VSS ;第三十一 NMOS管的柵極Ng31連接Pd30，漏極Nd31連接Pd31，源極Ns31接地VSS ;第三十二 NMOS管的柵極Ng32連接Pd28，漏極Nd32連接Pd32，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接cnl，漏極Nd33連接Pd34，源極Ns33連接第三十四NMOS管的漏極Nd34 ;第三十四NMOS管的柵極Ng34連接Pd31，漏極Nd34連接Ns33，源極Ns34接地VSS ;第三十五NMOS管的柵極Ng35連接cn2，漏極Nd35連接Pd36，源極Ns35連接第三十二 NMOS管的漏極Nd36 ;第三十六NMOS管的柵極Ng36連接Pd32，漏極Nd36連接Ns35，源極Ns36接地VSS。
[0020]反相器電路有兩個輸入端和一個輸出端，輸入端連接Si和sir，輸出端為Q。反相器電路由第四十八PMOS管和第四十八NMOS管組成。第四十八PMOS管的襯底和源極Ps48均連接電源VDD，第四十八NMOS管的襯底和源極Ns48均接地VSS。第四十八PMOS管的柵極Pg48接輸入端Si，漏極Pd48連接第四十八NMOS管的漏極Nd48，并作為反相器電路的輸出端Q，源極Ps48接電源VDD。第四十八NMOS管的柵極Ng48接輸入端sir，漏極Nd48連接Pd48，源極 Ns48 接地 VSS。
[0021]本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器工作過程如下:
[0022]本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的掃描結(jié)構(gòu)D觸發(fā)器在電路測試時可控制D觸發(fā)器的輸入，進而控制電路狀態(tài)。掃描功能由SE即掃描控制信號輸入端控制，掃描值輸入由SI即掃描信號輸入端控制。本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器在處于正常工作狀態(tài)的時侯可進入復(fù)位狀態(tài)，本發(fā)明抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器可以與時鐘同步復(fù)位，同步復(fù)位功能由RN即同步復(fù)位信號輸入端控制。
[0023]當SE為低電平時，RN為高電平時本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的掃描結(jié)構(gòu)D觸發(fā)器處于正常工作狀態(tài)。緩沖電路接收D，產(chǎn)生與D同相的Dl。時鐘電路接收CK，對其進行緩沖后通過電路中間形成的反相器電路產(chǎn)生與CK反相的cnl和cn2，通過電路末端的反相器電路產(chǎn)生與CK同相的Cl和c2，并把cnl、cn2、cl和c2傳入到主鎖存器和從鎖存器。緩沖器電路接收D，將D進行延遲后輸出與D同相的D1，在CK為低電平期間，cnl和cn2為高電平、Cl和c2為低電平，主鎖存器開啟，接收D和D1，并對D和Dl中可能帶有的單粒子瞬態(tài)脈沖進行濾除，然后通過鎖存器輸出與D、D1同相的ml ,mlr,而是保存上一個CK下降沿采樣到的ml、mlr ;在CK為高電平期間，cnl和cn2為低電平、cl和c2為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的D與Dl并輸出同相的ml和mlr，從鎖存器開啟并接收主鎖存器的輸出ml和mlr,對ml和mlr進行緩沖并輸出與ml和mlr反相的sl和sir。在任意時刻反相器電路都要接收從鎖存器的輸出sl和sir,對sl和sir緩沖并輸出與sl和sir反相的Q。
[0024]當SE為低電平時，RN為低電平時本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的掃描結(jié)構(gòu)D觸發(fā)器處于同步復(fù)位狀態(tài)。同步復(fù)位緩沖電路接收RN，產(chǎn)生與RN同相的RNl和RN2。時鐘電路接收CK，對其進行緩沖后通過電路中間形成的反相器電路產(chǎn)生與CK反相的cnl和cn2,通過電路末端的反相器電路產(chǎn)生與CK同相的cl和c2,并把cnl、cn2、cl和c2傳入到主鎖存器和從鎖存器。在CK為低電平期間，cnl和cn2為高電平、cl和c2為低電平，主鎖存器開啟，接收RNl和RN2并對其進行緩沖處理后輸出同相的ml和mlr，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的ml ,mlr,而是保存上一個CK下降沿采樣到的ml ,mlr ;在CK為高電平期間，cnl和cn2為低電平、cl和c2為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的RNl和RN2并輸出同相的ml和mlr，從鎖存器開啟并接收主鎖存器的輸出ml和mlr,對ml和mlr進行緩沖并輸出與ml和mlr反相的sl和sir。在任意時刻反相器電路都要接收從鎖存器的輸出sl和sir，對Si和sir緩沖并輸出與sl和sir反相的Q。
[0025]當SE為高電平時，本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的掃描結(jié)構(gòu)D觸發(fā)器處于掃描狀態(tài)。時鐘電路接收CK，對其進行緩沖后通過電路中間形成的反相器電路產(chǎn)生與CK反相的cnl和cn2,通過電路末端的反相器電路產(chǎn)生與CK同相的cl和c2,并把cnl、cn2、cl和c2傳入到主鎖存器和從鎖存器。在CK為低電平期間，cnl和cn2為高電平、cl和c2為低電平，主鎖存器開啟，接收SI并對其進行緩沖處理后輸出同相的ml和mlr，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的ml、mlr,而是保存上一個CK下降沿采樣到的ml、mlr ;在CK為高電平期間，cnl和cn2為低電平、cl和c2為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的SI并輸出同相的ml和mlr，從鎖存器開啟并接收主鎖存器的輸出ml和mlr,對ml和mlr進行緩沖并輸出與ml和mlr反相的sl和sir。在任意時刻反相器電路都要接收從鎖存器的輸出Si和sir，對Si和sir緩沖并輸出與sl和sir反相的Q。
[0026]掃描控制緩沖電路將輸入信號進行緩沖處理后輸出與SE反相的SEN，并將其送入主鎖存器，進行掃描行為的控制。
[0027]復(fù)位緩沖電路將輸入信號進行延遲后通過雙模冗余的C2MOS結(jié)構(gòu)濾除RN中可能帶有的單粒子瞬態(tài)脈沖，并將輸出的與RN同相的RNl和RN2送入主鎖存器和從鎖存器，進行復(fù)位行為的控制。
[0028]采用本發(fā)明可以達到以下技術(shù)效果:
[0029]本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器的抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)能力優(yōu)于傳統(tǒng)未加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)雙模冗余加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器。本發(fā)明對傳統(tǒng)未加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器結(jié)構(gòu)進行改造，對主鎖存器和從鎖存器均進行了雙模冗余加固，并針對主鎖存器和從鎖存器中C2MOS電路進行了改進，即分離互為冗余的C2MOS電路中的上拉PMOS管和下拉NMOS管，提高了本發(fā)明抗單粒子翻轉(zhuǎn)的能力。在時鐘電路里、復(fù)位電路里和主鎖存器前加入緩沖電路，使本發(fā)明在持續(xù)時間較長的單粒子瞬態(tài)脈沖下不發(fā)生錯誤；通過精心設(shè)計雙模冗余通路，切斷從鎖存器中可能由單粒子瞬態(tài)脈沖導(dǎo)致的正反饋回路，進一步增加了抗單粒子瞬態(tài)的能力。本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器適合用于抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)加固集成電路的標準單元庫，應(yīng)用于航空、航天等領(lǐng)域。
【專利附圖】

【附圖說明】
[0030]圖1為申請?zhí)枮?01110322679.2的抗單粒子翻轉(zhuǎn)可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器總體邏輯結(jié)構(gòu)示意圖
[0031]圖2為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器總體邏輯結(jié)構(gòu)示意圖。
[0032]圖3為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中時鐘電路結(jié)構(gòu)示意圖。
[0033]圖4為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中緩沖電路結(jié)構(gòu)示意圖。
[0034]圖5為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中掃描控制緩沖電路結(jié)構(gòu)示意圖。
[0035]圖6為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中同步復(fù)位緩沖電路結(jié)構(gòu)示意圖。
[0036]圖7為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中主鎖存器結(jié)構(gòu)示意圖。
[0037]圖8為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中從鎖存器結(jié)構(gòu)示意圖。
[0038]圖9為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器中反相器電路結(jié)構(gòu)示意圖。
【具體實施方式】
[0039]圖2為本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的掃描結(jié)構(gòu)D觸發(fā)器邏輯結(jié)構(gòu)示意圖。本發(fā)明由時鐘電路(如圖3所示)、緩沖電路(如圖4所示)、掃描控制緩沖電路(如圖5所示)、同步復(fù)位緩沖電路(如圖6所示)主鎖存器(如圖7所示)、從鎖存器(如圖8所示)、和反相器緩沖(如圖9所示)組成。本發(fā)明抗單粒子翻轉(zhuǎn)和抗單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器有五個輸入端和一個輸出端。五個輸入端分別是時鐘信號輸入端CK、數(shù)據(jù)信號輸入端D、掃描控制信號輸入端SE、掃描數(shù)據(jù)輸入端SI和同步復(fù)位信號輸入端RN ;輸出端是Q。時鐘電路接收CK， 對CK進行緩沖處理后分別輸出cl、c2和cnl、cn2。緩沖電路接收D，對D進行緩沖處理后分別輸出Dl。掃描控制緩沖電路接收SE，對SE進行緩沖處理后輸出SEN。同步復(fù)位緩沖電路接收RN，對RN進行緩沖處理后輸出RNl和RN2。主鎖存器接收D，D1，SI，SE, SEN, RNl, RN2, cl, c2, cnl, cn2。當 SE 為高電平時，主鎖存器在 cl、c2 和 cnl、cn2 的控制下對SI進行鎖存處理后輸出ml、mlr ;從鎖存器接收ml、mlr以及cl、c2和cnl、cn2,從鎖存器在cl、c2和cnl、cn2的控制下對ml、mlr進行鎖存處理后分別輸出sl、sir ;反相器電路接收sl、slr，對Si和sir緩沖并輸出與sl和sir反相的Q。當SE為高電平、Rl和R2為低電平時，主鎖存器對“ O ”進行鎖存處理后輸出“ O ”、“ O ”;從鎖存器在c 1、c2和cn1、cn2的控制下對“0”、“0”進行鎖存處理后分別輸出反相器電路接收對“I”、“I”緩沖并輸出與反相的“O”。當SE為高電平、Rl和R2為高電平時，主鎖存器在cl、c2和cnl、cn2的控制下對D和Dl進行鎖存處理后輸出ml、mlr ;從鎖存器接收ml、mlr以及cl、c2和cnl、cn2,從鎖存器在cl、c2和cnl、cn2的控制下對ml、mlr進行鎖存處理后分別輸出sl、sir ;反相器電路接收sl、sir,對sl和sir緩沖并輸出與sl和sir反相的Q0
[0040]如圖3所不,時鐘電路有一個輸入端和四個輸出端，輸入端為CK,輸出端為cl、c2、cnl、cn2。時鐘電路由十二個PMOS和十四個NMOS組成，電路中所有PMOS管的襯底連接電源VDD,所有NMOS管的襯底接地VSS。第四十九PMOS管的柵極Pg49連接CK，漏極Pd49連接第四十九NMOS管的漏極Nd49 ;第五十PMOS管的柵極Pg50連接第四十九PMOS管的漏極Pd49，漏極Pd50連接第五十NMOS管的漏極Nd50，源極Ps50連接電源VDD ;第五十一 PMOS管的柵極Pg51連接第五十PMOS管的漏極Pd50，漏極Pd51連接第五十一 NMOS管的漏極Nd51，源極Ps51連接電源VDD ;第五十二 PMOS管的柵極Pg52連接第五十一 PMOS管的漏極Pd51，漏極Pd52連接第五十二 NMOS管的漏極Nd52，源極Ps52連接電源VDD ;第五十三PMOS管的柵極Pg53連接CK，漏極Pd53連接第五十四PMOS管的源極Ps54，源極Ps53連接VDD ;第五十四PMOS管的柵極Pg54連接第五十二 PMOS管的漏極Pd52，漏極Pd54連接第五十三NMOS管的漏極Nd53，并作為時鐘電路的一個輸出端cnl，源極Ps54連接Pd53 ;第五十五PMOS管的柵極Pg55連接CK，漏極Pd55連接第五十六PMOS管的源極Ps56，源極Ps55連接VDD ;第五十六PMOS管的柵極Pg56連接第五十二 PMOS管的漏極Pd52，漏極Pd56連接第五十五NMOS管的漏極Nd55并作為時鐘電路的一個輸出端cn2，源極Ps56連接Pd55 ;第五十七PMOS管的柵極Pg57連接第五十七NMOS管的柵極Ng57并作為時鐘電路的一個輸出端cl，漏極Pd57連接第五十四PMOS管的漏極Pd54，并連接輸出端cnl，源極Ps57連接VDD ;第五十八PMOS管的柵極Pg58連接第五十八NMOS管的柵極Ng58并作為時鐘電路的一個輸出端c2，漏極Pd58連接第五十八NMOS管的漏極Nd58和輸出端cn2，源極Ps58連接VDD ;第五十九PMOS管的柵極Pg59連接輸出端cnl，漏極Pd59連接輸出端cl，源極Ps59連接VDD ;第六十PMOS管的柵極Pg60連接輸出端cn2，漏極Pd60連接輸出端c2，源極Ps60連接VDD ;第四十九NMOS管的柵極Ng49連接CK，漏極Nd49連接第四十九PMOS管的漏極Pd49 ;第五十NMOS管的柵極Ng50連接第四十九NMOS管的漏極Nd49，漏極Nd50連接第五十PMOS管的漏極Pd50，源極Ns50連接VSS ;第五十一 NMOS管的柵極Ng51連接第五十NMOS管的漏極Nd50，漏極Nd51連接第五十一 PMOS管的漏極Pd51，源極Ns51連接VSS ;第五十二 NMOS管的柵極Ng52連接第五十一 NMOS管的漏極Nd51，漏極Nd52連接第五十二 PMOS管的漏極Pd52，源極Ns52連接VSS ;第五十三NMOS管的柵極Ng53連接第五十二 NMOS管的漏極Nd52，源極Ns53連接第五十四NMOS管的漏極Nd54，漏極連接cnl ;第五十四NMOS管的柵極Ng54連接CK，漏極Nd54連接第五十三NMOS管的源極Nd53，源極Ns54連接VSS ;第五十五NMOS管的柵極Ng55連接第五十二 NMOS管的漏極Nd52，源極Ns55連接第五十六NMOS管的漏極Nd56，漏極連接cn2 ；第五十六NMOS管的柵極Ng56連接CK,漏極Nd56連接第五十五NMOS管的源極Nd55,源極Ns56連接VSS ;第五十七NMOS管的柵極Ng57連接輸出端cl，漏極Nd57連接輸出端cn2，源極Ns57連接第六十一 NMOS管的漏極Nd61 ;第五十八NMOS管的柵極Ng58連接輸出端c2，漏極Nd58連接輸出端cn2，源極Ns58連接第六十二 NMOS管的漏極Nd62 ;第五十九NMOS管的柵極Ng59連接輸出端cnl，漏極Nd59連接輸出端cl，源極Ns59連接VSS ;第六十NMOS管的柵極Ng60連接輸出端cn2，漏極Nd60連接輸出端c2，源極Ns60連接VSS ;第六十一 NMOS管的漏極Nd61連接第五十七NMOS管的源極Ns57,柵極Ng61連接輸出端cl,源極Ns61連接VSS ;第六十二 NMOS管的漏極Nd62連接第五十八NMOS管的源極Ns58，柵極Ng62連接輸出端Cl，源極Ns62連接VSS。
[0041]如圖4所不,緩沖電路有一個輸入端和一個輸出端,輸入端為D,輸出端為D1。緩沖電路由八個PMOS管和八個NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一 PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第 二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八NMOS管的漏極Nd8并作為緩沖器的輸出端D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接Pgl，漏極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接Pd3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
[0042]如圖5所不,掃描控制緩沖電路有一個輸入端和一個輸出端,輸入端為SE,輸出端為SEN。掃描控制緩沖電路由第三十七PMOS管和第三十七NMOS管組成。第三十七PMOS管的襯底和源極Ps37均連接電源VDD，第三十七NMOS管的襯底和源極Ns37均接地VSS。第三十七PMOS管的柵極Pg37連接SE，漏極Pd37連接第三十七NMOS管的漏極Nd37，并作為掃描控制電路的輸出端SEN ;第三十七NMOS管的柵極Ng37連接SE，漏極Nd37連接Pd37。
[0043]如圖6所示，同步復(fù)位緩沖電路有一個輸入端和兩個輸出端，輸入端為RN，輸出端是RN1，RN2。同步復(fù)位緩沖電路由十個NMOS管和十個PMOS管組成，同步復(fù)位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十八PMOS管的柵極Pg38連接RN，漏極Pd38連接第三十八NMOS管的漏極Nd38，源極Ps38連接電源VDD ;第三十九PMOS管的柵極Pg39連接第三十八PMOS管的漏極Pd38，漏極Pd39連接第三十九NMOS管的漏極Nd39，源極Ps39連接電源VDD ;第四十PMOS管的柵極Pg40連接第三十九PMOS管的漏極Pd39，漏極Pd40連接第四十NMOS管的漏極Nd40，源極Ps40連接電源VDD ;第四十一PMOS管的柵極Pg41連接第四十PMOS管的漏極Pd40，漏極Pd41連接第四十一 NMOS管的漏極Nd41，源極Ps41連接電源VDD ;第`四十二 PMOS管的柵極Pg42連接RN，漏極Pd42連接第四十三PMOS管的源極Ps43，源極Ps42連接VDD ;第四十三PMOS管的柵極Pg43連接第四十一 PMOS管的漏極Pd41，漏極Pd43連接第四十二 NMOS管的漏極Nd42，源極Ps43連接Pd42 ;第四十四PMOS管的柵極Pg44連接RN，漏極Pd44連接第四十五PMOS管的源極Ps45，源極Ps44連接VDD ;第四十五PMOS管的柵極Pg45連接第四十一 PMOS管的漏極PcMljf極Pd45連接第四十四NMOS管的漏極Nd44，源極Ps45連接Pd44 ;第四十六PMOS管的柵極Pg46連接第四十三PMOS管的漏極Pd43，漏極Pd46連接第四十六NMOS管的漏極Nd46，并作為同步復(fù)位緩沖電路的一個輸出端RNl，源極Ps46連接VDD ;第四十七PMOS管的柵極Pg47連接第四十五PMOS管的漏極Pd45，漏極Pd47連接第四十七NMOS管的漏極Nd47，并作為同步復(fù)位緩沖電路的一個輸出端RN2，源極Ps47連接VDD ;第三十八NMOS管的柵極Ng38連接RN，漏極Nd38連接第三十八PMOS管的漏極Pd38，源極Ns38連接VSS ;第三十九NMOS管的柵極Ng39連接第三十八NMOS管的漏極Nd38，漏極Nd39連接第三十九PMOS管的漏極Pd39，源極Ns39連接VSS ;第四十NMOS管的柵極Ng40連接第三十九NMOS管的漏極Nd39，漏極Nd40連接第四十PMOS管的漏極Pd40，源極Ns40連接VSS ;第四十一 NMOS管的柵極Ng41連接第四十NMOS管的漏極Nd40，漏極Nd41連接第四十一 PMOS管的漏極Pd41，源極Ns41連接VSS ;第四十二 NMOS管的柵極Ng42連接第四十一 NMOS管的漏極Nd41，源極Ns42連接第四十三NMOS管的漏極Nd43，漏極Nd42連接Pd43 ;第四十三NMOS管的柵極Ng43連接RN，漏極Nd43連接第四十二 NMOS管的源極Nd42，源極Ns43連接VSS ;第四十四NMOS管的柵極Ng44連接第四十一 NMOS管的漏極Nd41，源極Ns44連接第四十五NMOS管的漏極Nd45，漏極Nd44連接Pd45 ;第四十五NMOS管的柵極Ng45連接RN，漏極Nd45連接第四十四NMOS管的源極Nd44，源極Ns45連接VSS ;第四十六NMOS管的柵極Ng46連接Pd43，漏極Nd46連接RNl，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接Pd45，漏極Nd47連接RN2，源極Ns47連接VSS。
[0044]如圖7所示，主鎖存器有十一個輸入端和兩個輸出端，輸入端為D，Dl，SI，SE，SEN，RN1，RN2，cl，c2，cnl, cn2 ;輸出端為ml，mlr。主鎖存器由十八個PMOS管和十八個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第九PMOS管的柵極Pg9連接SI，漏極Pd9連接第十PMOS管的源極Ps 10，源極Ps9連接電源VDD ;第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十四PMOS管的源極Psl4，源極PslO連接Pd9 ;第^^一 PMOS管的柵極Pgll連接SE，漏極Pdll連接第十二 PMOS管的源極Psl2，源極Psll連接電源VDD ;第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl4，源極Psl2連接Pdll ;第十三PMOS管的柵極Pgl3連接RNl，漏極Pdl3連接Psl4，源極Psl3連接Pdll ；第十四PMOS管的柵極Pgl4連接Cl，漏極Pdl4連接第九NMOS管的漏極Nd9，源極Psl4連接PdlO ;第十五PMOS管的柵極Pgl5連接SI，漏極Pdl5連接第十六PMOS管的源極Psl6，源極Psl5連接電源VDD ;第十六PMOS管的柵極Pgl6連接SEN，漏極Pdl6連接第二十PMOS管的源極Ps20，源極Psl6連接Pdl5 ;第十七PMOS管的柵極Pgl7連接SE，漏極Pdl7連接第十八PMOS管的源極Ps 18，源極Ps 18連接電源VDD ;第十八PMOS管的柵極Pgl8連接Dl，漏極Pdl8連接第二十PMOS管的源極Ps20，源極Psl8連接Pdl7 ;第十九PMOS管的柵極Pgl9連接RN2，漏極Pdl9連接第二十PMOS管的源極Ps20，源極Psl9連接Pdl7 ;第二十PMOS管的柵極Pg20連接c2，漏極Pd20連接第十五NMOS管的漏極Ndl5，源極Ps20連接Pdl6 ?’第二十一 PMOS管的柵極Pg21連接Pdl4，漏極Pd21連接第二十一 NMOS管的漏極Nd21，并作為主鎖存器的一個輸出端mlr，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接Pd20，漏極Pd22連接第二十二 NMOS管的漏極Nd22，并作為主鎖存器的一個輸出端ml，源極Ps22連接電源VDD ;第二十三PMOS管的柵極Pg23連接Pd22，漏極Pd23連接第二十四PMOS管的源極Ps24，源極Ps23連接電源VDD ;第二十四PMOS管的柵極Pg24連接cnl，漏極Pd24連接第二十三NMOS管的漏極Nd23，源極Ps24連接Pd23 ;第二十五PMOS管的柵極Pg25連接Pd21，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cn2，漏極Pd26連接第二十五NMOS管的漏極Nd25和Pd20，源極Ps26連接Pd25 ;第九NMOS管的柵極Ng9連接cnl，漏極Nd9連接Pdl4，源極Ns9連接第十NMOS管的漏極NdlO ;第 十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第十一 NMOS管的漏極Ndll ;第^^一 NMOS管的柵極Ngll連接SI，漏極Ndll連接NslO，源極Nsll接地VSS ;第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ;第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3連接第十四NMOS管的漏極Ndl4 ;第十四NMOS管的柵極Ngl4連接RN2，漏極Ndl4連接Nsl3，源極Nsl4接地VSS ;第十五NMOS管的柵極Ngl5連接cn2，漏極Ndl5連接Pd20，源極Nsl5連接第十六NMOS管的漏極Ndl6 ;第十六NMOS管的柵極Ngl6連接SE，漏極Ndl6連接Nsl5，源極Nsl6連接第十七NMOS管的漏極Ndl7 ;第十七NMOS管的柵極Ngl7連接SI，漏極Ndl7連接Nsl6，源極Nsl7接地VSS ;第十八NMOS管的柵極Ngl8連接Dl，漏極Ndl8連接Nsl5，源極Nsl8連接第十九NMOS管的漏極Ndl9 ;第十九NMOS管的柵極Ngl9連接SEN，漏極Ndl9連接Nsl8，源極Nsl9連接第二十NMOS管的漏極Nd20 ;第二十NMOS管的柵極Ng20連接RN2，漏極Nd20連接Nsl9，源極Ns20接地VSS ;第二十一 NMOS管的柵極Ng21連接Pd20，漏極Nd21連接Pd21，源極Ns21接地VSS ;第二十二 NMOS管的柵極Ng22連接Pdl4，漏極Nd22連接Pd22，源極Ns22接地VSS ;第二十三NMOS管的柵極Ng23連接cl，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接Pd21，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接c2，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接Pd22，漏極Nd26連接Ns25，源極Ns26接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管組成主鎖存器中的掃描結(jié)構(gòu)；第十三PMOS管和第十四NMOS管組成主鎖存器中的同步復(fù)位結(jié)構(gòu)。
[0045]如圖8所示,從鎖存器有六個輸入端和兩個輸出端,輸入端為cl, c2, cnl, cn2,ml, mlr ;輸出端為sl，sir。從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十七PMOS管的柵極Pg27連接mlr，漏極Pd27連接第二十八PMOS管的源極Ps28，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接cnl，漏極Pd28連接第二十七NMOS管的漏極Nd27，源極Ps28連接Pd27 ;第二十九PMOS管 的柵極Pg29連接ml，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ;第三十PMOS管的柵極Pg30連接cn2，漏極Pd30連接第二十九NMOS管的漏極Nd29，源極Ps30連接Pd29 ;第三十一 PMOS管的柵極Pg31連接Pd28，漏極Pd31連接第三十一 NMOS管的漏極Nd31，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極Pg32連接Pd30，漏極Pd32連接第三十二 NMOS管的漏極Nd32，源極Ps32連接電源VDD ;第三十三PMOS管的柵極Pg33連接Pd32，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接cl，漏極Pd34連接第三十三匪OS管的漏極Nd33和Pd28，并作為從鎖存器的一個輸出端Si，源極Ps34連接Pd33 ;第三十五PMOS管的柵極Pg35連接Pd31，漏極Pd35連接第三十六PMOS管的源極Ps36，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接c2，漏極Pd36連接第三十五NMOS管的漏極Nd35和Pd30并作為從鎖存器的一個輸出端sir，源極Ps36連接Pd35 ;第二十七NMOS管的柵極Ng27連接C，漏極Nd27連接Pd28，源極Ns27連接第二十八NMOS管的漏極Nd28 ;第二十八NMOS管的柵極Ng28連接ml，漏極Nd28連接Ns27，源極Ns28接地VSS ;第二十九NMOS管的柵極Ng29連接c2，漏極Nd29連接Pd30，源極Ns29連接第三十NMOS管的漏極Nd30 ;第三十NMOS管的柵極Ng30連接mlr，漏極Nd30連接Ns29，源極Ns30接地VSS ;第三十一 NMOS管的柵極Ng31連接Pd30，漏極Nd31連接Pd31，源極Ns31接地VSS ;第三十二 NMOS管的柵極Ng32連接Pd28，漏極Nd32連接Pd32，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接cnl，漏極Nd33連接Pd34，源極Ns33連接第三十四NMOS管的漏極Nd34 ;第三十四NMOS管的柵極Ng34連接Pd31，漏極Nd34連接Ns33，源極Ns34接地VSS ;第三十五NMOS管的柵極Ng35連接cn2，漏極Nd35連接Pd36，源極Ns35連接第三十二 NMOS管的漏極Nd36 ?’第三十六NMOS管的柵極Ng36連接Pd32，漏極Nd36連接Ns35，源極Ns36接地VSS。
[0046]如圖9所示，反相器電路有兩個輸入端和一個輸出端，輸入端連接Si和sir，輸出端為Q。反相器電路由第四十八PMOS管和第四十八NMOS管組成。第四十八PMOS管的襯底和源極Ps48均連接電源VDD，第四十八NMOS管的襯底和源極Ns48均接地VSS。第四十八PMOS管的柵極Pg48接輸入端Si，漏極Pd48連接第四十八NMOS管的漏極Nd48，并作為反相器電路的輸出端Q，源極Ps48接電源VDD。第四十八NMOS管的柵極Ng48接輸入端sir，漏極Nd48連接Pd48，源極Ns48接地VSS。
[0047]北京原子能研究院H-13串列加速器可以產(chǎn)生LET值分別為2.88MeV.cm2/mg、
8.62MeV *cm2/mg> 12.6MeV.cmVmg和17.0MeV *cm2/mg的四種地面重離子福照測試環(huán)境。將處于正常工作狀態(tài)的傳統(tǒng)未加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、傳統(tǒng)雙模冗余加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110322679.2的中國專利提出的抗單粒子翻轉(zhuǎn)的可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器分別連接相同的1000級反向器鏈的輸出端并以40MHz的時鐘頻率工作，1000級反向器鏈的輸入端連接低電平。將上述電路置于北京原子能研究院H-13串列加速器產(chǎn)生的LET值分別為2.88MeV *cm2/mg>
8.62MeV.cm2/mg、12.6MeV.cm2/mg和21.3MeV.cm2/mg的地面重離子福照測試環(huán)境中，統(tǒng)計各LET的重離子輻照過程中各可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器發(fā)生錯誤輸出的次數(shù)。每種LET的重離子輻照總注量為107ion/cm2。表1為使用北京原子能研究院H-13串列加速器進行的地面重粒子輻照測試得到的傳統(tǒng)未加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、傳統(tǒng)雙模冗余加固的可同步復(fù)位的`掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110322679.2的中國專利提出的抗單粒子翻轉(zhuǎn)的可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器和本發(fā)明抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器在LET值分別為 2.88MeV.cm2/mg、8.62MeV.cm2/mg> 12.6MeV.cm2/mg 和 21.3MeV.cm2/mg 的地面重離子輻照過程中發(fā)生錯誤輸出的次數(shù)。每種LET的重離子輻照總注量為107ion/cm2。從表1的統(tǒng)計可以看出，本發(fā)明的抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)能力優(yōu)于傳統(tǒng)未加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、時間采樣加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器、申請?zhí)枮?01110322679.2的中國專利提出的抗單粒子翻轉(zhuǎn)的可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器和傳統(tǒng)雙模冗余加固的可同步復(fù)位的掃描結(jié)構(gòu)D觸發(fā)器，適合用于抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)加固集成電路的標準單元庫，應(yīng)用于航空、航天等領(lǐng)域。
[0048]表1
[0049]
【權(quán)利要求】
1.抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，包括時鐘電路、掃描控制緩沖電路、主鎖存器、從鎖存器、反相器電路，其特征在于抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器還包括緩沖電路、同步復(fù)位緩沖電路，且反相器電路只有一個；主鎖存器和從鎖存器均為冗余加固的鎖存器，主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路連接；主鎖存器還與緩沖電路、掃描控制緩沖電路、同步復(fù)位緩沖電路相連，從鎖存器還與反相器電路相連；有五個輸入端和一個輸出端，五個輸入端分別是時鐘信號輸入端CK、數(shù)據(jù)信號輸入端D、掃描控制信號輸入端SE、掃描數(shù)據(jù)輸入端SI和同步復(fù)位信號輸入端RN,輸出端是Q。
2.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述時鐘電路有一個輸入端和四個輸出端，輸入端為CK,輸出端為Cl、c2、cnl、cn2 ；時鐘電路由十二個PMOS和十四個NMOS組成，電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第四十九PMOS管的柵極Pg49連接CK，漏極Pd49連接第四十九NMOS管的漏極Nd49 ;第五十PMOS管的柵極Pg50連接第四十九PMOS管的漏極Pd49，漏極Pd50連接第五十NMOS管的漏極Nd50，源極Ps50連接電源VDD ;第五十一 PMOS管的柵極Pg51連接第五十PMOS管的漏極Pd50，漏極Pd51連接第五十一 NMOS管的漏極Nd51，源極Ps51連接電源VDD ;第五十二 PMOS管的柵極Pg52連接第五十一 PMOS管的漏極Pd51，漏極Pd52連接第五十二 NMOS管的漏極Nd52，源極Ps52連接電源VDD ;第五十三PMOS管的柵極Pg53連接CK，漏極Pd53連接第五十四PMOS管的源極Ps54，源極Ps53連接VDD ;第五十四PMOS管的柵極Pg54連接第五十二 PMOS管的漏極Pd52，漏極Pd54連接第五十三NMOS管的漏極Nd53，并作為時鐘電路的一個輸出端cnl，源極Ps54連接Pd53 ;第五十五PMOS管的柵極Pg55連接CK，漏極Pd55連接第五十六PMOS管的源極Ps56，源極Ps55連接VDD ;第五十六PMOS管的柵極Pg56連接第五十二 PMOS管的漏極Pd52，漏極Pd56連接第五十五NMOS管的漏極Nd55并作為時鐘電路的一個輸出端cn2，源極Ps56連接Pd55 ;第五十七PMOS管的柵極Pg57連接第五十七NMOS管的柵極Ng57并作為時鐘電路的一個輸出端cl，漏極Pd57連接第五十四PMOS管的漏極Pd54，并連接輸出端cnl，源極Ps57連接VDD ;第五十八PMOS管的柵極Pg58連接第五十八NMOS管的柵極Ng58并作為時鐘電路的一個輸出端c2，漏極Pd58連接第五十八NMOS管的漏極Nd58和輸出端cn2，源極Ps58連接VDD ;第五十九PMOS管的柵極Pg59連接輸出端cnl，漏極 Pd59連接輸出端cl，源極Ps59連接VDD ;第六十PMOS管的柵極Pg60連接輸出端cn2，漏極Pd60連接輸出端c2，源極Ps60連接VDD ;第四十九NMOS管的柵極Ng49連接CK，漏極Nd49連接第四十九PMOS管的漏極Pd49 ;第五十NMOS管的柵極Ng50連接第四十九NMOS管的漏極Nd49，漏極Nd50連接第五十PMOS管的漏極Pd50，源極Ns50連接VSS ;第五十一 NMOS管的柵極Ng51連接第五十NMOS管的漏極Nd50，漏極Nd51連接第五十一 PMOS管的漏極Pd51，源極Ns51連接VSS ;第五十二 NMOS管的柵極Ng52連接第五十一 NMOS管的漏極Nd51，漏極Nd52連接第五十二 PMOS管的漏極Pd52，源極Ns52連接VSS ;第五十三NMOS管的柵極Ng53連接第五十二 NMOS管的漏極Nd52，源極Ns53連接第五十四NMOS管的漏極Nd54，漏極連接cnl ;第五十四NMOS管的柵極Ng54連接CK，漏極Nd54連接第五十三NMOS管的源極Nd53，源極Ns54連接VSS ;第五十五NMOS管的柵極Ng55連接第五十二 NMOS管的漏極Nd52，源極Ns55連接第五十六NMOS管的漏極Nd56，漏極連接cn2 ；第五十六NMOS管的柵極Ng56連接CK,漏極Nd56連接第五十五NMOS管的源極Nd55,源極Ns56連接VSS ;第五十七NMOS管的柵極Ng57連接輸出端cl，漏極Nd57連接輸出端cn2，源極Ns57連接第六十一 NMOS管的漏極Nd61 ;第五十八NMOS管的柵極Ng58連接輸出端c2，漏極Nd58連接輸出端cn2，源極Ns58連接第六十二 NMOS管的漏極Nd62 ;第五十九NMOS管的柵極Ng59連接輸出端cnl，漏極Nd59連接輸出端cl，源極Ns59連接VSS ;第六十NMOS管的柵極Ng60連接輸出端cn2，漏極Nd60連接輸出端c2，源極Ns60連接VSS ;第六十一 NMOS管的漏極Nd61連接第五十七NMOS管的源極Ns57,柵極Ng61連接輸出端cl,源極Ns61連接VSS ;第六十二 NMOS管的漏極Nd62連接第五十八NMOS管的源極Ns58，柵極Ng62連接輸出端Cl，源極Ns62連接VSS。
3.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述緩沖電路有一個輸入端和一個輸出端，輸入端為D,輸出端為Dl ;緩沖電路由八個PMOS管和八個NMOS管組成，緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第一 PMOS管的柵極Pgl連接輸入D并和第一 NMOS管的柵極Ngl連接，漏極Pdl連接第一 NMOS管的漏極Ngl，源極Psl連接VDD ;第二 PMOS管的柵極Pg2連接第一PMOS管的漏極Pdl，漏極Pd2連接第二 NMOS管的漏極Nd2，源極Ps2連接VDD ;第三PMOS管的柵極Pg3連接第二 PMOS管的漏極Pd2，漏極Pd3連接第三NMOS管的漏極Nd3，源極Ps3連接VDD ;第四PMOS管的柵極Pg4連接第三PMOS管的漏極Pd3，漏極Pd4連接第四NMOS管的漏極Nd4，源極Ps4連接VDD ;第五PMOS管的柵極Pg5連接第四PMOS管的漏極Pd4，漏極Pd5連接第五NMOS管的漏極Nd5，源極Ps5連接VDD ;第六PMOS管的柵極Pg6連接第五PMOS管的漏極Pd5，漏極Pd6連接第六NMOS管的漏極Nd6，源極Ps6連接VDD ;第七PMOS管的柵極Pg7連接第六PMOS管的漏極Pd6，漏極Pd7連接第七NMOS管的漏極Nd7，源極Ps7連接VDD ;第八PMOS管的柵極Pg8連接第七PMOS管的漏極Pd7，漏極Pd8連接第八匪OS管的漏極Nd8并作為緩沖器的輸出端D1，源極Ps8連接VDD ;第一 NMOS管的柵極Ngl連接PglJf極Ndl連接Pdl，源極Nsl連接VSS;第二 NMOS管的柵極Ng2連接第一 NMOS管的漏極Ndl，漏極Nd2連接Pd2，源極Ns2連接VSS ;第三NMOS管的柵極Ng3連接第二 NMOS管的漏極Nd2，漏極Nd3連接P d3，源極Ns3連接VSS ;第四NMOS管的柵極Ng4連接第三NMOS管的漏極Nd3，漏極Nd4連接Pd4，源極Ns4連接VSS ;第五NMOS管的柵極Ng5連接第四NMOS管的漏極Nd4，漏極Nd5連接Pd5，源極Ns5連接VSS ;第六NMOS管的柵極Ng6連接第五NMOS管的漏極Nd5，漏極Nd6連接Pd6，源極Ns6連接VSS ;第七NMOS管的柵極Ng7連接第六NMOS管的漏極Nd6，漏極Nd7連接Pd7，源極Ns7連接VSS ;第八NMOS管的柵極Ng8連接第七NMOS管的漏極Nd7，漏極Nd8連接Pd8，源極Ns8連接VSS。
4.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE,輸出端為SEN ;掃描控制緩沖電路由第三十七PMOS管和第三十七NMOS管組成；第三十七PMOS管的襯底和源極Ps37均連接電源VDD，第三十七NMOS管的襯底和源極Ns37均接地VSS ;第三十七PMOS管的柵極Pg37連接SE，漏極Pd37連接第三十七NMOS管的漏極Nd37，并作為掃描控制電路的輸出端SEN ;第三十七NMOS管的柵極Ng37連接SE，漏極Nd37連接Pd37。
5.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述同步復(fù)位緩沖電路有一個輸入端和兩個輸出端，輸入端為RN，輸出端是RN1，RN2 ;同步復(fù)位緩沖電路由十個NMOS管和十個PMOS管組成，同步復(fù)位緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第三十八PMOS管的柵極Pg38連接RN，漏極Pd38連接第三十八NMOS管的漏極Nd38，源極Ps38連接電源VDD ;第三十九PMOS管的柵極Pg39連接第三十八PMOS管的漏極Pd38，漏極Pd39連接第三十九NMOS管的漏極Nd39，源極Ps39連接電源VDD ;第四十PMOS管的柵極Pg40連接第三十九PMOS管的漏極Pd39，漏極Pd40連接第四十NMOS管的漏極Nd40，源極Ps40連接電源VDD ;第四十一PMOS管的柵極Pg41連接第四十PMOS管的漏極Pd40，漏極Pd41連接第四十一 NMOS管的漏極Nd41，源極Ps41連接電源VDD ;第四十二 PMOS管的柵極Pg42連接RN，漏極Pd42連接第四十三PMOS管的源極Ps43，源極Ps42連接VDD ;第四十三PMOS管的柵極Pg43連接第四十一 PMOS管的漏極Pd41，漏極Pd43連接第四十二 NMOS管的漏極Nd42，源極Ps43連接Pd42 ;第四十四PMOS管的柵極Pg44連接RN，漏極Pd44連接第四十五PMOS管的源極Ps45，源極Ps44連接VDD ;第四十五PMOS管的柵極Pg45連接第四十一 PMOS管的漏極PcMljf極Pd45連接第四十四NMOS管的漏極Nd44，源極Ps45連接Pd44 ;第四十六PMOS管的柵極Pg46連接第四十三PMOS管的漏極Pd43，漏極Pd46連接第四十六NMOS管的漏極Nd46，并作為同步復(fù)位緩沖電路的一個輸出端RNl，源極Ps46連接VDD ;第四十七PMOS管的柵極Pg47連接第四十五PMOS管的漏極Pd45，漏極Pd47連接第四十七NMOS管的漏極Nd47，并作為同步復(fù)位緩沖電路的一個輸出端RN2，源極Ps47連接VDD ;第三十八NMOS管的柵極Ng38連接RN，漏極Nd38連接第三十八PMOS管的漏極Pd38，源極Ns38連接VSS ;第三十九NMOS管的柵極Ng39連接第三十八NMOS管的漏極Nd38，漏極Nd39連接第三十九PMOS管的漏極Pd39，源極Ns39連接VSS ;第四十NMOS管的柵極Ng40連接第三十九NMOS管的漏極Nd39，漏極Nd40連接第四十PMOS管的漏極Pd40，源極Ns40連接VSS ;第四十一 NMOS管的柵極Ng41連接第四十NMOS管的漏極Nd40，漏極Nd41連接第四十一 PMOS管的漏極Pd41，源極Ns41連接VSS ;第四十二 NMOS管的柵極Ng42連接第四十一 NMOS管的漏極Nd41，源極Ns42連接第四十三NMOS管的漏極Nd43，漏極Nd42連接Pd43 ;第四十三NMOS管的柵極Ng43連接RN，漏極Nd43連接第四十二 NMOS管的源極Nd42，源極Ns43連接VSS ;第四十四NMOS管的柵極Ng44連接第四十一 NMO·S管的漏極Nd41，源極Ns44連接第四十五NMOS管的漏極Nd45，漏極Nd44連接Pd45 ;第四十五NMOS管的柵極Ng45連接RN，漏極Nd45連接第四十四NMOS管的源極Nd44，源極Ns45連接VSS ;第四十六NMOS管的柵極Ng46連接Pd43，漏極Nd46連接RNl，源極Ns46連接VSS ;第四十七NMOS管的柵極Ng47連接Pd45，漏極Nd47連接RN2，源極Ns47連接VSS。
6.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述主鎖存器有十一個輸入端和兩個輸出端，輸入端為D，Dl, SI, SE，SEN, RNl，RN2，cl，c2，cnl，cn2 ;輸出端為ml，mlr ;主鎖存器由十八個PMOS管和十八個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第九PMOS管的柵極Pg9連接SI，漏極Pd9連接第十PMOS管的源極Ps 10，源極Ps9連接電源VDD ;第十PMOS管的柵極PglO連接SEN，漏極PdlO連接第十四PMOS管的源極Psl4，源極PslO連接Pd9 ;第^^一PMOS管的柵極PglI連接SE，漏極PdlI連接第十二 PMOS管的源極Psl2，源極PslI連接電源VDD ;第十二 PMOS管的柵極Pgl2連接D，漏極Pdl2連接Psl4，源極Psl2連接Pdll ;第十三PMOS管的柵極Pgl3連接RNl，漏極Pdl3連接Psl4，源極Psl3連接Pdll ;第十四PMOS管的柵極Pgl4連接Cl，漏極Pdl4連接第九NMOS管的漏極Nd9，源極Psl4連接PdlO ;第十五.PMOS管的柵極Pgl5連接SI，漏極Pdl5連接第十六PMOS管的源極Psl6，源極Psl5連接電源VDD ;第十六PMOS管的柵極Pgl6連接SEN，漏極Pdl6連接第二十PMOS管的源極Ps20，源極Psl6連接Pdl5 ;第十七PMOS管的柵極Pgl7連接SE，漏極Pdl7連接第十八PMOS管的源極Psl8，源極Psl8連接電源VDD ;第十八PMOS管的柵極Pgl8連接D1，漏極Pdl8連接第二十PMOS管的源極Ps20，源極Psl8連接Pdl7 ;第十九PMOS管的柵極Pgl9連接RN2，漏極Pdl9連接第二十PMOS管的源極Ps20，源極Ps 19連接Pdl7 ;第二十PMOS管的柵極Pg20連接c2，漏極Pd20連接第十五NMOS管的漏極Ndl5，源極Ps20連接Pdl6 ;第二十一 PMOS管的柵極Pg21連接Pdl4，漏極Pd21連接第二十一 NMOS管的漏極Nd21，并作為主鎖存器的一個輸出端mlr，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接Pd20，漏極Pd22連接第二十二 NMOS管的漏極Nd22，并作為主鎖存器的一個輸出端ml，源極Ps22連接電源VDD ;第二十三PMOS管的柵極Pg23連接Pd22，漏極Pd23連接第二十四PMOS管的源極Ps24，源極Ps23連接電源VDD ;第二十四PMOS管的柵極Pg24連接cnl，漏極Pd24連接第二十三NMOS管的漏極Nd23，源極Ps24連接Pd23 ;第二十五PMOS管的柵極Pg25連接Pd21，漏極Pd25連接第二十六PMOS管的源極Ps26，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接cn2，漏極Pd26連接第二十五NMOS管的漏極Nd25和Pd20，源極Ps26連接Pd25 ;第九NMOS管的柵極Ng9連接cnl，漏極Nd9連接Pdl4，源極Ns9連接第十NMOS管的漏極NdlO ;第十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第十一 NMOS管的漏極Ndll ;第^^一 NMOS管的柵極Ngll連接SI，漏極Ndll連接NslO，源極Nsll接地VSS ;第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ;第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3連接第十四NMOS管的漏極Ndl4 ;第十四NMOS管的柵極Ngl4連接RN2，漏極Ndl4連接Nsl3，源極Nsl4接地VSS ;第十五NMOS管的柵極Ngl5連接cn2，漏極Ndl5連接Pd20，源極Nsl5連接第十六NMOS管的漏極Ndl6 ;第十六NMOS管的柵極Ngl6連接SE，漏極Ndl6連接Nsl5，源極Nsl6連接第十七NMOS管的漏極Ndl7 ;第十七NMOS管的柵極Ngl7連接SI，漏極Ndl7連接Nsl6，源極Nsl7接地VSS ;第十八NMOS管的柵極Ngl8連接D1，漏極Ndl8連接Nsl5，源極Nsl8連接第十九NMOS管的漏極Ndl9 ;第十九NMOS管的柵極Ngl9連接SEN，漏極Ndl9連接Nsl8，源極Nsl9連接第二十NMOS管的漏極Nd20 ;第二十NMOS管的柵極Ng20連接RN2，漏極Nd20連接Nsl9，源極Ns20接地VSS ;第二十一 NMOS管的柵極Ng21連接Pd20，漏極Nd21連接Pd21，源極Ns21接地VSS ;第二十二 NMOS管的柵極Ng22連接Pdl4，漏極Nd22連接Pd22，源極Ns22接地VSS ;第二十三NMOS管的柵極Ng23連接cl，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接Pd21，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接c2，漏極Nd25連接Pd26，源極Ns25連接第二十六NMOS管的漏極Nd26 ;第二十六NMOS管的柵極Ng26連接Pd22，漏極Nd26連接Ns25，源極Ns26接地VSS ;第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管組成主鎖存器中的掃描結(jié)構(gòu)；第十三PMOS管和第十四NMOS管組成主鎖存器中的同步復(fù)位結(jié)構(gòu)；從鎖存器有六個輸入端和兩個輸出端，輸入端與cl，c2,cnl, cn2，ml, mlr相連，輸出端是s0，sOr;從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS;第二H^一 PMOS管的柵極Pg21連接mlr，漏極Pd21連接第二十二 PMOS管的源極Ps22，源極Ps21連接電源VDD ;第二十二 PMOS管的柵極Pg22連接cnl，漏極Pd22連接第二十一 NMOS管的漏極Nd21，源極連接Pd21 ;第二十三PMOS管的柵極Pg23連接ml，漏極Pd23連接第二十四PMOS管的源極Ps24，源極Ps23連接電源VDD ;第二十四PMOS管的柵極Pg24連接cn2，漏極Pd24連接第二十三NMOS管的漏極Nd23，源極連接Pd23 ;第二十五PMOS管的柵極Pg25連接Pd22，漏極Pd25連接第二十五NMOS管的漏極Nd25，源極Ps25連接電源VDD ;第二十六PMOS管的柵極Pg26連接Pd24，漏極Pd26連接第二十六NMOS管的漏極Nd26，源極Ps26連接電源VDD ；第二十七PMOS管的柵極Pg27連接Pd26，漏極Pd27連接第二十八PMOS管的源極Ps28，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接cl，漏極Pd28連接第二十七NMOS管的漏極Nd27并作為從鎖存器的一個輸出端s0，源極Ps28連接Pd27 ;第二十九PMOS管的柵極Pg29連接Pd25，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ；第三十PMOS管的柵極Pg30連接c2，漏極Pd30連接第二十九NMOS管的漏極Nd29并作為從鎖存器的另一個輸出端sOr，源極Ps30連接Pd29 ;第二十一 NMOS管的柵極Ng21連接c，漏極Nd21連接Pd22，源極Ns21連接第二十二 NMOS管的漏極Nd22 ;第二十二 NMOS管的柵極Ng22連接ml，漏極Nd22連接Ns21，源極Ns22接地VSS ;第二十三NMOS管的柵極Ng23連接c2，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極Nd24 ;第二十四NMOS管的柵極Ng24連接mlr，漏極Nd24連接Ns23，源極Ns24接地VSS ;第二十五NMOS管的柵極Ng25連接Pd24，漏極Nd25連接Pd25，源極Ns25接地VSS ;第二十六NMOS管的柵極Ng26連接Pd22，漏極Nd26連接Pd26，源極Ns26接地VSS ;第二十七NMOS管的柵極Ng27連接cnl，漏極Nd27連接Pd28，源極Ns27連接第二十八NMOS管的漏極Nd28 ;第二十八NMOS管的柵極Ng28連接Pd25，漏極Nd28連接Ns27，源極Ns28接地VSS ;第二十九NMOS管的柵極Ng29連接cn2，漏極Nd29連接Pd30，源極Ns29連接第三十NMOS管的漏極Nd30 ;第三十NMOS管的柵極Ng30連接Pd26，漏極Nd30連接Ns29，源極Ns30接地VSS。
7.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述從鎖存器有六個輸入端和兩個輸出端，輸入端為cl, c2, cnl, cn2, ml, mlr ;輸出端為sl，sir ;從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ;第二十七PMOS管的柵極Pg27連接mlr，漏極Pd27連接第二十八PMOS管的源極Ps28，源極Ps27連接電源VDD ;第二十八PMOS管的柵極Pg28連接cnl，漏極Pd28連接第二十七NMOS管的漏極Nd27，源極Ps28連接Pd27 ;第二十九PMOS管的柵極Pg29連接ml，漏極Pd29連接第三十PMOS管的源極Ps30，源極Ps29連接電源VDD ;第三十PMOS管的柵極Pg30連接cn2，漏極Pd30連接第二十九NMOS管的漏極Nd29，源極Ps30連接Pd29 ;第三十一 PMOS管的柵極Pg31連接Pd28，漏極Pd31連接第三十一 NMOS管的漏極Nd31，源極Ps31連接電源VDD ;第三十二 PMOS管的柵極Pg32連接Pd30，漏極Pd32連接第三十二 NMOS管的漏極Nd32，源極Ps32連接電源VDD ;第三十三PMOS管的柵極Pg33連接Pd32，漏極Pd33連接第三十四PMOS管的源極Ps34，源極Ps33連接電源VDD ;第三十四PMOS管的柵極Pg34連接Cl，漏極Pd34連接第三十三NMOS管的漏極Nd33和Pd28，并作為從鎖存器的一個輸出端Si，源極Ps34連接Pd33 ;第三十五PMOS管的柵極Pg35連接Pd31，漏極Pd35連接第三十六PMOS管的源極Ps36，源極Ps35連接電源VDD ;第三十六PMOS管的柵極Pg36連接c2，漏極Pd36連接第三十五NMOS管的漏極Nd35和Pd30并作為從鎖存器的一個輸出端sir，源極Ps36連接Pd35 ;第二十七NMOS管的柵極Ng27連接C，漏極Nd27連接Pd28，源極Ns27連接第二十八NMOS管的漏極Nd28 ;第二十八NMOS管的柵極Ng28連接ml，漏極Nd28連接Ns27，源極Ns28接地VSS ;第二十九NMOS管的柵極Ng29連接c2，漏極Nd29連接Pd30，源極Ns29連接第三十NMOS管的漏極Nd30 ;第三十NMOS管的柵極Ng30連接mlr，漏極Nd30連接Ns29，源極Ns30接地VSS ;第三十一 NMOS管的柵極Ng31連接Pd30，漏極Nd31連接Pd31，源極Ns31接地VSS ;第三十二 NMOS管的柵極Ng32連接Pd28，漏極Nd32連接Pd32，源極Ns32接地VSS ;第三十三NMOS管的柵極Ng33連接cnl，漏極Nd33連接Pd34，源極Ns33連接第三十四NMOS管的漏極Nd34 ;第三十四NMOS管的柵極Ng34連接Pd31，漏極Nd34連接Ns33，源極Ns34接地VSS ;第三十五NMOS管的柵極Ng35連接cn2，漏極Nd35連接Pd36，源極Ns35連接第三十二 NMOS管的漏極Nd36 ;第三十六NMOS管的柵極Ng36連接Pd32，漏極Nd36連接Ns35，源極Ns36接地VSS。
8.如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)單粒子瞬態(tài)可同步復(fù)位掃描結(jié)構(gòu)D觸發(fā)器，其特征在于所述反相器電路有兩個輸入端和一個輸出端，輸入端連接Si和sir，輸出端為Q ;反相器電路由第四十八PMOS管和第四十八NMOS管組成；第四十八PMOS管的襯底和源極Ps48均連接電源VDD，第四十八NMOS管的襯底和源極Ns48均接地VSS ;第四十八PMOS管的柵極Pg48接輸入端Si，漏極Pd48連接第四十八NMOS管的漏極Nd48，并作為反相器電路的輸出端Q，源極Ps48接電源VDD ;第四十八NMOS管的柵極Ng48接輸入端sir，漏極Nd48連接Pd48，源極 Ns48 接地 VSS。`
【文檔編號】H03K3/3562GK103825585SQ201310674467
【公開日】2014年5月28日 申請日期:2013年12月11日 優(yōu)先權(quán)日:2013年12月11日
【發(fā)明者】孫永節(jié), 王運峰, 劉宗林, 梁斌, 池雅慶, 陳書明, 郭陽, 胡春媚, 陳建軍, 李振濤 申請人:中國人民解放軍國防科學技術(shù)大學