基于xcf32pvog48c的fpga配置模式選擇電路的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種基于XCF32PVOG48C的FPGA配置模式選擇電路，它包括FPGA和連接在FPGA上的存儲(chǔ)芯片，所述的存儲(chǔ)芯片為XCF32PVOG48C,所述的FPGA上連接有撥碼開(kāi)關(guān)。其優(yōu)點(diǎn)是：采用芯片XCF32PVOG48C作為配置存儲(chǔ)芯片，其可實(shí)現(xiàn)對(duì)FPGA的多種模式的選擇且經(jīng)濟(jì)實(shí)惠。
【專(zhuān)利說(shuō)明】基于XCF32PV0G48C的FPGA配置模式選擇電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種FPGA配置模式選擇電路，更具體的說(shuō)是涉及一種基于XCF32PV0G48C的FPGA配置模式選擇電路。
【背景技術(shù)】
[0002]FC網(wǎng)絡(luò)監(jiān)控卡用于捕獲、過(guò)濾和儲(chǔ)存FC網(wǎng)絡(luò)數(shù)據(jù)，為實(shí)時(shí)顯示、數(shù)據(jù)回放和數(shù)據(jù)分析提供條件。FC網(wǎng)絡(luò)仿真卡用于模擬FC網(wǎng)絡(luò)終端設(shè)備的網(wǎng)絡(luò)接口，具有支持仿真終端系統(tǒng)設(shè)備管理、數(shù)據(jù)通信、網(wǎng)絡(luò)管理和時(shí)鐘同步的功能。FC網(wǎng)絡(luò)仿真卡通?；贔PGA設(shè)計(jì)，其大都朝經(jīng)濟(jì)實(shí)惠方面考慮。
實(shí)用新型內(nèi)容
[0003]本實(shí)用新型提供一種基于XCF32PV0G48C的FPGA配置模式選擇電路，其采用芯片XCF32PV0G48C作為配置存儲(chǔ)芯片，其可實(shí)現(xiàn)對(duì)FPGA的多種模式的選擇且經(jīng)濟(jì)實(shí)惠。
[0004]為解決上述的技術(shù)問(wèn)題，本實(shí)用新型采用以下技術(shù)方案:
[0005]基于XCF32PV0G48C的FPGA配置模式選擇電路，它包括FPGA和連接在FPGA上的存儲(chǔ)芯片，所述的存儲(chǔ)芯片為XCF32PV0G48C，所述的FPGA上連接有撥碼開(kāi)關(guān)。
[0006]在本實(shí)用新型中，撥碼開(kāi)關(guān)連接在FPGA上，通過(guò)撥動(dòng)開(kāi)關(guān)改變模式選擇FPGA的配置模式。采用非易失性配置存儲(chǔ)器為XCF32PV0G48C作為配置存儲(chǔ)芯片，其為單芯片插入式，是最簡(jiǎn)單，最經(jīng)濟(jì)的配置存儲(chǔ)器方案。選用XCF32PV0G48C，其價(jià)格便宜，節(jié)約成本，適宜大規(guī)模的生產(chǎn)。
[0007]更進(jìn)一步的技術(shù)方案是:
[0008]所述的撥碼開(kāi)關(guān)為SW-DIP4。
[0009]所述的FPGA 為 XC5VLX110T-2FFG1136I。
[0010]所述的撥碼開(kāi)關(guān)與FPGA連接的端口上連接有限流電阻。在薄碼開(kāi)關(guān)上連接限流電阻，避免在撥碼模式選擇的過(guò)程中，電壓的跳變對(duì)FPGA內(nèi)部模塊造成破壞。
[0011]所述的限流電阻的阻值為4700歐姆。限流電阻的作用是為了避免電流的跳變對(duì)FPGA造成破壞，為了可起到電流保護(hù)限流的作用，電阻可盡量的大。
[0012]在本實(shí)用新型中，存儲(chǔ)芯片XCF32PV0G48C作為FPGA的配置儲(chǔ)存芯片，F(xiàn)PGA內(nèi)設(shè)置有多種配置模式，包括AG模式、主串模式、從串模式、主并模式、從并模式以及SPI模式。通過(guò)撥碼開(kāi)關(guān)即可實(shí)現(xiàn)的配置模式的選擇。限流電阻對(duì)FPGA引腳上的電流起限流的作用，對(duì)FPGA其保護(hù)作用，避免電流的跳變對(duì)其內(nèi)部的模塊造成破壞。
[0013]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是:
[0014]1、本實(shí)用新型選用存儲(chǔ)芯片XCF32PV0G48C作為配置存儲(chǔ)芯片，其價(jià)格低廉，以降低FC網(wǎng)絡(luò)監(jiān)控卡的生產(chǎn)成本。
[0015]2、本實(shí)用新型的撥碼開(kāi)關(guān)上設(shè)置有限流電阻，可避免撥碼時(shí)電流的跳變對(duì)FPGA的內(nèi)部模塊造成破壞，使FPGA得到保護(hù)?！緦?zhuān)利附圖】

【附圖說(shuō)明】
[0016]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)說(shuō)明。
[0017]圖1為本實(shí)用新型的撥碼開(kāi)關(guān)的電路原理圖。
【具體實(shí)施方式】
[0018]下面結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明。本實(shí)用新型的實(shí)施方式包括但不限于下列實(shí)施例。
[0019][實(shí)施例]
[0020]如圖1所示的基于XCF32PV0G48C的FPGA配置模式選擇電路，它包括FPGA和連接在FPGA上的存儲(chǔ)芯片，所述的存儲(chǔ)芯片為XCF32PV0G48C，所述的FPGA上連接有撥碼開(kāi)關(guān)。
[0021]所述的撥碼開(kāi)關(guān)為SW-DIP4。
[0022]所述的FPGA 為 XC5VLX110T-2FFG1136I。
[0023]所述的撥碼開(kāi)關(guān)與FPGA連接的端口上連接有限流電阻。
[0024]所述的限流限流電阻的阻值為4700歐姆。
[0025]在本實(shí)施例中，F(xiàn)PGA XC5VLX110T-2FFG1136I芯片的引腳M0_0、引腳M1_0、引腳M2_0和引腳HSWAPEN_0分別連接在撥碼開(kāi)關(guān)SW-DIP4的第6引腳、第7引腳、第8引腳和第5引腳，通過(guò)撥碼開(kāi)關(guān)改變模式可實(shí)現(xiàn)對(duì)FPGA的配置模式的選擇。
[0026]如上所述即為本實(shí)用新型的實(shí)施例。本實(shí)用新型不局限于上述實(shí)施方式，任何人應(yīng)該得知在本實(shí)用新型的啟示下做出的結(jié)構(gòu)變化，凡是與本實(shí)用新型具有相同或相近的技術(shù)方案，均落入本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.基于XCF32PV0G48C的FPGA配置模式選擇電路，其特征在于:它包括FPGA和連接在FPGA上的存儲(chǔ)芯片，所述的存儲(chǔ)芯片為XCF32PV0G48C，所述的FPGA上連接有撥碼開(kāi)關(guān)。
2.根據(jù)權(quán)利要求1所述的基于XCF32PV0G48C的FPGA配置模式選擇電路，其特征在于:所述的撥碼開(kāi)關(guān)為SW-DIP4。
3.根據(jù)權(quán)利要求2所述的基于XCF32PV0G48C的FPGA配置模式選擇電路，其特征在于:所述的 FPGA 為 XC5VLX110T-2FFG1136I。
4.根據(jù)權(quán)利要求3所述的基于XCF32PV0G48C的FPGA配置模式選擇電路，其特征在于:所述的撥碼開(kāi)關(guān)與FPGA連接的端口上連接有限流電阻。
【文檔編號(hào)】H03K19/00GK203434960SQ201320531692
【公開(kāi)日】2014年2月12日 申請(qǐng)日期:2013年8月29日 優(yōu)先權(quán)日:2013年8月29日
【發(fā)明者】胡鋼, 邱昆 申請(qǐng)人:成都成電光信科技有限責(zé)任公司