驅(qū)動電路的制作方法
【專利摘要】本發(fā)明提供一種驅(qū)動電路，包括：一電平調(diào)節(jié)器，用以接收具有第二電壓電平的參考電壓及具有第一電壓電平的輸入信號以產(chǎn)生一參考信號；一差動放大器，具有第一輸入端耦接至參考信號，第二輸入端耦接至輸出信號，以及一輸出端，其中具有一第三電壓電平的一操作電壓提供至該差動放大器；以及一輸出級，用以接收輸入信號及操作電壓以產(chǎn)生輸出信號，其中差動放大器的第二輸入端依據(jù)該輸入信號耦接至差動放大器的輸出端，其中第一電壓電平小于第三電壓電平，且第二電壓電平介于第一電壓電平及該第三電壓電平之間。本發(fā)明的驅(qū)動電路可降低面積及功率消耗。
【專利說明】驅(qū)動電路【技術領域】
[0001]本發(fā)明有關于驅(qū)動電路，特別是有關于可解決目前可攜式系統(tǒng)中的混合電壓問題的驅(qū)動電路。
【背景技術】
[0002]現(xiàn)今的混合電壓源已常用在可攜式系統(tǒng)或電子系統(tǒng)中的集成電路(IC)的不同的元件上，例如模擬電路及數(shù)字電路。舉例來說，在一 IC中的模擬電路及數(shù)字電路往往使用不同的電壓電平。除此之外，因為IC制程的緣故，在同一個IC中往往也需使用到除了用于模擬電路及數(shù)字電路的兩個電壓電平之外的一額外電壓電平。意即該額外電壓電平需提供至該IC中的某些單元或元件。因此，在傳統(tǒng)的IC中往往使用一復雜的驅(qū)動電路以提供該額外電壓電平，其不利于IC的微型化且會增加功率消耗。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供一種驅(qū)動電路，用以依據(jù)一輸入信號及一參考電壓產(chǎn)生一輸出信號，該驅(qū)動電路包括:一電平調(diào)節(jié)器，用以接收具有一第二電壓電平的該參考電壓及具有一第一電壓電平的該輸入信號以產(chǎn)生一參考信號；一差動放大器，耦接至該電平調(diào)節(jié)器，其具有一第一輸入端耦接至該參考信號，一第二輸入端耦接至該輸出信號，以及一輸出端，其中具有一第三電壓電平的一操作電壓提供至該差動放大器；以及一輸出級，耦接至該差動放大器的該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產(chǎn)生該輸出信號，其中該差動放大器的該第二輸入端依據(jù)該輸入信號耦接至該差動放大器的該輸出端，其中該第一電壓電平小于該第三電壓電平，且該第二電壓電平介于該第一電壓電平及該第三電壓電平之間。
`[0004]本發(fā)明更提供一種驅(qū)動電路，用以依據(jù)具有一第一電壓電平的一輸入信號及具有一第二電壓電平的一參考電壓以產(chǎn)生一輸出信號，該驅(qū)動電路包括:一差動放大器，其具有一第一輸入端I禹接至該參考電壓，一第二輸入端I禹接至該輸出信號，以及一輸出端，其中具有一第三電壓電平的一操作電壓提供至該差動放大器；以及一輸出級，耦接至該差動放大器的該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產(chǎn)生該輸出信號，其中該第二輸入端依據(jù)該輸入信號耦接至該差動放大器的該輸出端，其中該第一電壓電平小于該第三電壓電平，且該第二電壓電平介于該第一電壓電平及該第三電壓電平之間。
[0005]本發(fā)明更提供一種驅(qū)動電路，用以依據(jù)由具有一第一電壓電平的一輸入級電壓所產(chǎn)生的一輸入信號及具有第二電壓電平的一參考電壓產(chǎn)生一輸出信號。該驅(qū)動電路包括:一差動放大器，具有一第一輸入端I禹接至該參考電壓、一第二輸入端I禹接至該輸出信號、以及一輸出端，其中該差動放大器的電力由具有一第三電壓電平的一操作電壓所提供；一輸出級，耦接至該差動放大器的該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產(chǎn)生該輸出信號，其中該第二輸入端依據(jù)該輸入信號耦接至該差動放大器的該輸出端，其中該第一電壓電平低于該第三電壓電平，且該第二電壓電平介于該第一電壓電平及該第三電壓電平之間。
[0006]其中該操作電壓依據(jù)該輸入信號及該輸入級電壓所產(chǎn)生。
[0007]本發(fā)明的驅(qū)動電路可降低面積及功率消耗。
【專利附圖】

【附圖說明】
[0008]圖1是顯示依據(jù)本發(fā)明一實施例的驅(qū)動電路100的功能方塊圖。
[0009]圖2A是顯示依據(jù)本發(fā)明一實施例的驅(qū)動電路100的詳細電路圖。
[0010]圖2B是顯示依據(jù)本發(fā)明一實施例的差動放大器120的一示意圖。
[0011]圖3是顯示依據(jù)本發(fā)明一實施例的帶差電壓參考電路的電路圖。
[0012]圖4A?4D是顯示依據(jù)本發(fā)明圖2B的實施例中的不同電壓電平及驅(qū)動電流與時間的關系圖。
[0013]圖5是顯示依據(jù)本發(fā)明另一實施例的驅(qū)動電路100的功能方塊圖。
[0014]圖6A是顯示依據(jù)本發(fā)明一實施例中的切換式電容升壓器600的電路圖。
[0015]圖6B是顯示依據(jù)本發(fā)明一實施例中的切換式電容升壓器600A的電路圖。
[0016]圖6C是顯示依據(jù)本發(fā)明一實施例中的主要邏輯門的輸出及充電信號的波形圖。
[0017]圖7是顯示依據(jù)本發(fā)明圖6A的實施例中操作電壓、輸入信號V1、及輸出信號VO隨著時間變化關系的波形圖。
【具體實施方式】
[0018]為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。
[0019]在電子系統(tǒng)中往往會具有不同的操作電壓以提供至其模擬電路(例如1.8V)及數(shù)字電路(例如1.0V)。不同的規(guī)格可能會需要使用不同于這些操作電壓的其他電壓電平。舉例來說，移動工業(yè)處理器接口(Mobile Industry Processor Interface, MIPI)的規(guī)格中需要產(chǎn)生具有OV及1.2V電壓電平的輸出信號。因此，需要一種驅(qū)動電路以產(chǎn)生具有驅(qū)動能力的這些電壓電平。圖1是顯示依據(jù)本發(fā)明一實施例的驅(qū)動電路100的功能方塊圖。驅(qū)動電路100包括一電平調(diào)節(jié)器(level shifter) 110、一差動放大器120及一輸出級(outputstage)130o請參考圖1，電平調(diào)節(jié)器110耦接至一輸入信號Vi (其具有一第一電壓電平)以及一參考電壓K其具有一第二電壓電平，參考圖2A),并輸出一參考信號\至差動放大器120的一第一輸入端(例如圖1中的+端)。該參考電壓Vraf的第二電壓電平表示驅(qū)動電路100的輸出信號V。所需要的電壓電平，且其可通過不具有電流驅(qū)動能力的一帶差電壓參考電路(bandgap voltagereference circuit)所產(chǎn)生(其細節(jié)將詳述于后)。差動放大器120的輸出端及其第二輸入端耦接至輸出級130。輸出級130亦耦接至輸入信號Vi以做為另一輸入，并提供一輸出信號V。,其即為驅(qū)動電路100的輸出。差動放大器120及輸出級130均可接受具有一第三電壓電平的一操作電壓以進行操作。在一實施例中，該第三電壓電平高于該第一電壓電平，且該第二電壓電平介于該第一電壓電平及該第三電壓電平之間。當經(jīng)由輸出級130形成一負反饋回路時，差動放大器120的第一輸入端及第二輸入端會形成虛擬短路(virtual short)。因此，差動放大器120的第二輸入端的信號(即V0)與差動放大器120的第一輸入端的參考信號相同。[0020]圖2A是顯示依據(jù)本發(fā)明一實施例的驅(qū)動電路100的詳細電路圖。以下將介紹驅(qū)動電路100中的各元件的運作。電平調(diào)節(jié)器110的運作基于輸入信號Vi。該輸入信號Vi耦接至P型場效晶體管(下述為P型晶體管)MP3的柵極以及N型場效晶體管(下述為N型晶體管)MN4的柵極。N型晶體管MN4的源極耦接至地。P型晶體管MP3的源極耦接至參考電壓Vief。N型晶體管MN4及P型晶體管MP3的漏極均耦接于節(jié)點B，意即差動放大器120的第一輸入端。因此，可依據(jù)輸入信號Vi在節(jié)點B獲得參考信號V-舉例來說，假設輸入信號Vi處于OV的低邏輯電平且參考電壓Vief處于1.2V的固定電壓，P型晶體管MP3被開啟且N型晶體管MN4被關閉，使得參考信號\約略在1.2V的電壓電平。假設輸入信號Vi處于IV的高邏輯電平，N型晶體管MN4會被開啟，使得在節(jié)點B的參考信號\會被下拉至0V。輸出級130的運作亦是基于輸入信號V”輸出級130包括N型晶體管麗1、麗2及麗5。N型晶體管麗2及麗5的柵極均由輸入信號Vi所控制，且N型晶體管麗2及麗5的源極均耦接至地。N型晶體管麗5的漏極耦接至差動放大器120的輸出端，且N型晶體管麗2的漏極耦接至可提供輸出信號V。的差動放大器120的第二輸入端。N型晶體管MNl其柵極耦接至差動放大器120的輸出端，其源極耦接至差動放大器120的第二輸入端，且其漏極耦接至操作電壓VDD。因此，可依據(jù)輸入信號Vi在差動放大器120建立一負反饋回路。舉例來說，假設輸入信號Vi處于OV的低邏輯電平，N型晶體管麗2及麗5均被關閉，使得N型晶體管麗I由差動放大器120的輸出端至第二輸入端形成一負反饋回路。因此，差動放大器120的第一輸入端及第二輸入端會形成虛擬短路，故在差動放大器120的第二輸入端的輸出信號V。與在差動放大器120的第一輸入端的參考信號V1?(如上所述,約為1.2V)相同。假設輸入信號Vi處于1.0V的高邏輯電平，N型晶體管麗2及麗5會被開啟，使得N型晶體管麗I被關閉且無反饋回路。輸出信號V。會經(jīng)由N型晶體管麗2而被下拉至0V。在此時，參考信號I亦如同前述為0V，然而，這并不是因為虛擬短路的緣故。在輸出級130中的上拉的N型晶體管MNl及下拉的N型晶體管MN2可提供驅(qū)動后續(xù)電路的驅(qū)動能力。除此之外，由于上拉及下拉的晶體管均是由N型晶體管所制成，因N型晶體管的驅(qū)動能力一般來說是P型晶體管的2~3倍，故其可節(jié)省晶片面積。差動放大器120亦可接受具有第三電壓電平(例如1.8V)的操作電壓VDD以進行運作。在另一實施例中，參考電壓VMf可不經(jīng)由電平調(diào)節(jié)器110而直接耦接至差動放大`器120的第一輸入端。因為當輸入信號Vi處于高邏輯電平時在差動放大器120的第一輸入端及第二輸入端不會形成虛擬短路，無論差動放大器120的第一輸入端的信號電平為何，輸出信號V。均會被下拉至0V。在另一實施例中，場效應晶體管亦可替換為雙載流子接面晶體管(bipolar junction transistor, BJT)。
[0021]圖2B是顯示依據(jù)本發(fā)明一實施例的差動放大器120的一示意圖。如圖2B所示，一操作電壓VDD提供至一示范性的差動放大器120，且該差動放大器120在節(jié)點A(即差動放大器120的輸出端)提供一輸出電壓Va。差動放大器120通過P型晶體管對MPl及MP2耦接至操作電壓VDD，且通過N型晶體管麗3耦接至地。N型晶體管麗3的柵極由一偏壓電壓Vb所控制，該偏壓電壓Vb可開啟/關閉N型晶體管麗3以致能/禁能差動放大器120。在另一實施例中，差動放大器120通過一電流源(即N型晶體管MN6及麗7的源極均耦接至已耦接至地的一電流源)以耦接至地。差動放大器120的第一輸入端(N型晶體管MN6的柵極)耦接至具有參考信號I的節(jié)點B。差動放大器120的第二輸入端(N型晶體管MN7的柵極)耦接至位于輸出級130的節(jié)點C，借以提供驅(qū)動電路100的輸出信號V。。需注意的是，對于本領域技術人員而言，當了解差動放大器120可用許多形式來實現(xiàn)。在一實施例中，差動放大器120可由雙載流子接面晶體管(BJT)來實現(xiàn)。
[0022]數(shù)個輸入電壓電平提供至輸出級130，例如VDD、Va&Vit5舉例來說，操作電壓VDD提供至N型晶體管麗I的漏極。N型晶體管麗I的柵極及N型晶體管麗5的漏極均耦接至具有電壓電平Va的節(jié)點A(即差動放大器120的輸出端)。N型晶體管麗5的柵極及N型晶體管麗2的柵極均耦接至輸入信號\。N型晶體管麗I的源極及N型晶體管麗2的漏極均耦接至差動放器120的第二輸入端(N型晶體管麗7的柵極)。N型晶體管麗2的源極及N型晶體管MN5的源極均耦接至地。舉例來說，假設輸入信號Vi處于OV的低邏輯電平，N型晶體管MN4、麗5及麗2均被關閉。意即差動放大器120的第一輸入端(具有參考信號V,的N型晶體管MN6的柵極)的電壓電平即為參考電壓Vref (例如1.2V)。同時，N型晶體管麗I會被開啟且輸出信號V。會被上拉至與參考信號V1?相同的電壓電平(例如1.2V)。舉例來說，若操作電壓VDD為1.8V,電壓Va約為1.6V。相反地，假設輸入信號Vi處于IV的高邏輯電平，N型晶體管MN4、麗5及麗2會被開啟。意即差動放大器120的第一輸入端的參考信號\及輸出信號V。均會被下拉至OV (即接地)。
[0023]圖3是顯示依據(jù)本發(fā)明一實施例的帶差電壓參考電路的電路圖。帶差電壓參考電路可提供非常穩(wěn)定的參考電壓而不受到溫度及電源變化的影響。在一實施例中，參考電壓可由帶差電壓參考電路300所產(chǎn)生，如圖3所示。一電壓源VCC提供至運算放大器(operational amplifier) 310。運算放大器310的負輸入端連接至數(shù)個相同的BJT (例如:BJT320~350 )的集極，該些BJT320~350具有共同的集極及一共同的射極。BJT320~350的基極連接至其共同集極。運算放大器310的正輸入端連接至BJT360的集極。電阻R1、R2及R3，舉例來說，分別為5K、5K及390Ω。因此，橫跨于BJT320~350的共同集極及共同射極的電壓為VBE4X，且橫跨于BJT360的集極及地之間的電壓為VBE1X。更進一步而言，通過電阻R3的電流Iptat為(Vbeix-Vbe4x)/R3。因此，由帶差電壓參考電路300所產(chǎn)生的參考電壓Vref可由下列公式計算而得:
[0024]Vref=Vbeix+ (Vbeix - Vbe4x) X (5K/390)
[0025]需注意的是帶差電壓參考電路300的輸出電壓可為一固定值1.2V。更詳細而言，雖然電壓Vbe4x及Vbeix會因為溫度改變而產(chǎn)生變化，但電壓Vbe4x及Vbeix之間的差值可保持在一定值，使得電壓的電平可約略固定在1.2V。然而，因為帶差電壓參考電路300并不具有上拉及下拉晶體管以提供驅(qū)動能力，帶差電壓參考電路300并無法提供足夠的電流以驅(qū)動其他電路。因此，驅(qū)動電路100的驅(qū)動電流主要來自輸出級130。圖4A~4D是顯示依據(jù)本發(fā)明圖2B的實施例中的不同電壓電平及驅(qū)動電流與時間的關系圖。在此實施例中，第一電壓電平為IV，第二電壓電平為1.2V，且第三電壓電平為1.8V。如圖4B~4D所示，當輸入信號Vi處于OV的低邏輯電平時,參考信號V1?及輸出信號V。均在1.2V的電壓電平。當輸入信號\處于IV的高邏輯電平時，參考信號\及輸出信號V。均會被快速地下拉至OV的電壓電平(意即接地)。由圖4A，需注意到當輸出信號V。轉(zhuǎn)換至高邏輯電平(即上拉)時，驅(qū)動電流Ivdd (即由操作電壓VDD所供應的電流，可包括流過P型晶體管對MPl及MP2的源極的一第一驅(qū)動電流以及 流過N型晶體管麗I的漏極的一第二驅(qū)動電流)會產(chǎn)生一高峰值，且在包含當輸出信號由高邏輯電平轉(zhuǎn)換為低邏輯電平時的其他時間會維持約略為0A。因此，可在驅(qū)動電流Ivdd幾乎不消耗穩(wěn)定功率的情況下提供驅(qū)動能力。[0026]圖5是顯示依據(jù)本發(fā)明另一實施例的驅(qū)動電路100的功能方塊圖。為了降低電路布局(Iay0Ut)面積并使用高速的應用，在驅(qū)動電路100會較傾向使用低電壓的裝置(由具有較低的電壓容忍度的先進CMOS制程所制造出的裝置)而不使用高電壓的裝置。舉例來說，這些低電壓裝置會需要其漏極一柵極電壓差小于1.2V，借以防止漏極一柵極的“擊穿效應(punch through) ”。在圖5中的驅(qū)動電路100的輸出級130與圖2A類似，其差別在于額外的一個P型晶體管MP4耦接于N型晶體管麗I的源極及差動放大器120的第二輸入端，且額外的一個N型晶體管MN8耦接于N型晶體管麗5的漏極與差動放大器120的輸出端。在圖5的實施例中，參考電壓Vref可在沒有電平調(diào)節(jié)器110時直接耦接于差動放大器120的第一輸入端。在另一實施例中，可類似地與圖2A同樣加入電平調(diào)節(jié)器110。差動放大器120可同樣地以上述的方式實現(xiàn)。P型晶體管MP4具有一柵極端耦接至輸入信號一源極端耦接至N型晶體管MNl的源極端、以及一漏極端耦接至差動放大器120的第二輸入端。N型晶體管MN8具有一柵極端及一漏極端，其均耦接至差動放大器120的輸出端，以及一源極端耦接至N型晶體管麗5的漏極。在圖5中的驅(qū)動電路100的運作類似于前述實施例。舉例來說，假設輸入信號\位于OV的低邏輯電平，N型晶體管麗2及麗5均會被關閉且P型晶體管MP4會被開啟，使得N型晶體管麗I及P型晶體管MP4在由差動放大器120的輸出端至其第二輸入端形成一負反饋回路。假設輸入信號\位于1.0V的高邏輯電平，N型晶體管麗2及麗5均會被開啟且P型晶體管MP4會被關閉，使得N型晶體管麗I被關閉且沒有反饋回路。N型晶體管麗I的源極端的電壓可由P型晶體管MP4及N型晶體管麗I的一分壓所決定，此時P型晶體管MP4及N型晶體管麗I均被關閉。通過設計N型晶體管麗I及P型晶體管MP4的長寬比，在N型晶體管麗I的源極端的電壓可設計為在操作電壓VDD (例如1.8V)及OV之間的一電壓電平，例如是1.2V。因此，N型晶體管麗I及P型晶體管MP4會具有小于1.2V的一漏極一源極電壓差Vds。因為電壓Va可能高至1.6V，以二極管方式連接的N型晶體管MN8可同樣地防止N型晶體管麗5的漏極一源極電壓差Vds超過1.2V，如上述實施例所述。
[0027]在圖1至圖5的實施例中，操作電壓VDD可具有由一電源供應器(例如1.8V的模擬電源供應器)所提供的一第三電壓電平。在一些實施例中，依據(jù)一輸入級電壓VEE(例如一數(shù)字電源供應器)通過一切換式電容升壓器可產(chǎn)生操作電壓VDD，其中該輸入級電壓VEE提供了輸入信號\的該第一電壓電平，可去除額外的高電壓電源供應器及相關的PCB板繞線的需求。圖6A是顯示依據(jù)本發(fā)明一實施例中的切換式電容升壓器600的電路圖。切換式電容升壓器(switched-capacitor booster) 600包括N型晶體管MN9、P型晶體管MP5及MP6、電容Q、以及反相器601。N型晶體管MN9具有一柵極端耦接至輸入信號一源極端耦接至地、以及一漏極端。P型晶體管MP5具有一柵極端耦接至N型晶體管MN9的漏極端、一漏極端耦接至輸入級電壓VEE、以及一源極端。P型晶體管MP6具有一柵極端耦接至輸入信號一漏極端耦接至N型晶體管MN9的漏極端、以及一源極端。P型晶體管MP5及MP6的源極端均耦接至電容Ctl的一第一端，其亦提供了操作電壓VDD。反相器601的輸入耦接于輸入信號Vi,且反相器601的輸出(產(chǎn)生輸入信號Vi的反相信號)稱接至電容Ctl的一第二端。舉例來說，假設輸入信號Vi具有IV的高邏輯電平，N型晶體管MN9會被開啟且P型晶體管MP6會被關閉。因此，P型晶體管MP5會被開啟且電容Ctl的第一端會被充電至輸入級電壓VEE(例如IV)。電容Ctl的第二端會被充電至高邏輯電平IV的反相邏輯電平，意即OV的低邏輯電平。因此，IV的電壓差會儲存于電容Q。當輸入信號Vi具有OV的低邏輯電平，N型晶體管MN9會被關閉且P型晶體管MP6會被開啟，因此P型晶體管MP5會被關閉。提供操作電壓VDD的電容Ctl的第一端在此情況下會浮接(floating)。電容Ctl的第二端會被充電至OV的低邏輯電平的反相邏輯電平，意即IV的高邏輯電平，并將電容Ctl的第一端的電壓電平升壓至接近2倍的輸入級電壓VEE。因為電荷由電容Ctl流動至驅(qū)動電路100，操作電壓VDD的實際電壓電平約為1.6V至1.8V，其電壓電平已夠高讓驅(qū)動電路100正常運作。需注意的是，所產(chǎn)生的操作電壓VDD并不是固定的直流電壓，然而，因為操作電壓VDD僅用于當輸入信號為低邏輯電平時讓驅(qū)動電路100拉升輸出電壓V。，在當輸入信號Vi為高邏輯電平時的操作電壓VDD的變化是較不需要關心的。
[0028]圖6B是顯示依據(jù)本發(fā)明一實施例中的切換式電容升壓器600A的電路圖。當使用切換式電容升壓器以產(chǎn)生操作電壓VDD時，若輸出電容負載相當大，因為電容Ctl可能無法提供足夠的電荷至輸出電容負載，輸出信號V。可能不會達到所需的參考電壓Vref的第二電壓電平。相較于圖6A中的切換式電容升壓器600,切換式電容升壓器600A還包括一電容調(diào)整電路610以及一充電控制器620。電容調(diào)整電路610包括一 P型晶體管對MP7及MP8，其依據(jù)耦接至P型晶體管MP7及MP8的第一充電信號VeP7，8而將電容Ctl的第一端及第二端(分別耦接至P型晶體管MP7及MP8的漏極)分別耦接至電容C1的第一端及第二端(分別耦接至P型晶體管MP7及MP8的源極)。電容調(diào)整電路610還包括一 P型晶體管對MP9及MP10，其依據(jù)耦接至P型晶體管MP9及MPlO的一第二充電信號VeP9，1(l而分別將電容C1的第一端及第二端耦接至輸入級電壓VEE及地。P型晶體管MP9具有一源極端耦接至輸入級電壓VEE、以及一漏極端耦接至電容C1的第一端，且P型晶體管MPlO具有一源極端耦接至電容C1的第二端、以及一漏極端耦接至地。因此，當?shù)谝怀潆娦盘杤ep7，8為低邏輯電平時，P型晶體管對MP7及MP8將電容C1及電容Ctl平行耦接(因此增加了在操作電壓VDD的總體的電容值及儲存的電荷)，且當?shù)诙潆娦盘朧epiutl為低邏輯電平時，P型晶體管對MP9及MPlO將電容C1充電至輸入級電壓VEE的一電壓差(即第一電壓電平)。第一充電信號VeP7，8及第二充電信號Vepiutl均由充電控制器620所產(chǎn)生。在一實施例中，第一充電信號VeP7，8為第二充電信號Vepiutl的反相邏輯信號。在另一實施例中，僅在當?shù)诙潆娦盘朧epiutl為高邏輯電平，且輸出信號Vtl低于參考電壓VMf超過某一偏移值時,第一充電信號VeP7，8方為低邏輯電平。這種設計僅當輸出電壓Vtl顯著地低于參考電壓Vref時(意即有大輸出電容負載)，才將電容C1平行耦接于電容Ctl以提供操作電壓VDD，因而降低了電容C1的放電功耗。
[0029]請參考圖6B，在一實施例中，充電控制器620包括邏輯門621、622、631及632、比較器623、以及時序延遲電路641、642及643。對于本發(fā)明領域技術人員來說，當了解時序延遲電路641?643可用許多方式來實現(xiàn)，且可為可在其輸入端及輸出端的信號之間提供延遲的任何電路。時序延遲電路641?643依序串聯(lián)耦接，且時序延遲電路641接收輸入信號Vi為其輸入。邏輯門631可為一與門(AND Gate),其具有一輸出端、一第一輸入端以接收輸入信號Vi的反相信號、以及一第二輸入端以接收來自時序延遲電路641的輸出(即具有I單位時間延遲的輸入信號Vi)。邏輯門632可為一及閘(AND Gate)，其具有一輸出端、一第一輸入端以接收來自時序延遲電路642的輸出(即具有2單位時間延遲的輸入信號Vi)、以及一第二輸入端以接收來自時序延遲參數(shù)643的輸出(具有3單位時間延遲的輸入信號Vi)。在一實施例中，邏輯門632還包括一第三輸入端以接收一控制信號V。，其中當該控制信號為低邏輯電平，在輸入信號Vi的各周期的期間，電容C1會被充電/放電I次。當該控制信號V。為高邏輯電平(或是當沒有第三輸入接收該控制信號V。)，在輸入信號Vi的各周期的期間，電容C1會被充電/放電2次。邏輯門622可為一或門(OR Gate)，其具有一輸出端用以產(chǎn)生該第二充電信號Vepiutl、一第一輸入f禹接至邏輯門631的輸出端、以及一第二輸入端耦接至邏輯門632的輸出端。比較器623具有一偏移值(例如0.05V)，并且包括一第一輸入端I禹接至參考電壓(例如1.2V)、一第二輸入端I禹接至輸出信號V。、以及一輸出端。當輸出信號V。小于參考電壓且輸出信號V。與參考電壓之間的差值超過該偏移值時(例如V/1.15V)，比較器623的輸出端可輸出高邏輯狀態(tài)，反之則輸出低邏輯狀態(tài)。邏輯門621可為一與非門(NAND Gate),其具有一輸出端用以產(chǎn)生該第一充電信號VeP7，8、一第一輸入端耦接至邏輯門622的輸出端、以及一第二輸入端耦接至比較器623的輸出端。
[0030]圖6C是顯示依據(jù)本發(fā)明一實施例中當比較器623輸出高邏輯狀態(tài)時的主要邏輯門的輸出及充電信號的波形圖。請參考圖6C可得知當控制信號V。為低邏輯狀態(tài)時，在輸入信號Vi的各周期的期間，電容C1會被充電/放電I次，且當控制信號為高邏輯狀態(tài)時，在輸入信號\的各周期的期間，電容C1會被充電/放電2次。當電容C1在每個周期被充電/放電超過I次，電容C1會提供更多的電荷至輸出電容負載，因此可大幅增加驅(qū)動能力。通過同樣地增加串聯(lián)的時序延遲電路及邏輯門(即邏輯門632)的數(shù)量，在輸入信號Vi的各周期的期間，充電控制器620可用以充電/放電超過2次。在另一實施例中，若電容C1在各周期中僅需要被充電/放電I次，時序延遲電路642及643、以及邏輯門622及632則可被移除，且邏輯門621的第一輸入端可耦接至邏輯門631 (其用以產(chǎn)生第二充電信號Vepiutl)的輸出。在一些實施例中，比較器623可被移除，且邏輯門621可為一反相器，其具有一輸入端I禹接至邏輯門622的輸出、以及一輸出端用以產(chǎn)生該第一充電信號vep7，8(即第一充電信號\P7，8為第二充電信號Vepiutl的反相信號)。在此實施例中，不管輸出信號V。及參考電壓的電壓電平為何，電容C1皆平行耦接于電容Ctl以提供操作電壓VDD。
[0031]圖7是顯不依據(jù)本發(fā)明圖6A的實施例中操作電壓VDD、輸入信號V1、及輸出信號V。隨著時間變化關系的波形圖。在此實施例中，第一電壓電平為IV，且第二電壓電平為1.2V。如圖7所示，當輸入信號Vi`具有IV的高邏輯電平，操作電壓VDD會被充電至IV ;然而，因為輸出信號V。具有OV的低邏輯電平，故不會被操作電壓VDD的實際電壓電平所影響。當輸入信號Vi具有OV的低邏輯電平時，操作電壓VDD會被升壓至接近IV的2倍(即2V)。因為電荷會由電容(V流動至驅(qū)動電路100，操作電壓VDD的實際電壓電平約為1.6￥至1.8乂，其電壓電平已足夠高讓驅(qū)動電路100正常運作，可由輸出信號V。的1.2V的高邏輯電平的波形得到確認。
[0032]綜上所述，本發(fā)明揭露一種驅(qū)動電路，其可提供不同于多個操作電壓的電壓電平。因為本發(fā)明的驅(qū)動電路的電路設計已經(jīng)簡化，與傳統(tǒng)的驅(qū)動電路相比，本發(fā)明的驅(qū)動電路可降低面積及功率消耗。
[0033]以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎上做進一步的改進和變化，因此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。
[0034]附圖中符號的簡單說明如下:
[0035]100~驅(qū)動電路；[0036]110?電平調(diào)節(jié)器；
[0037]120?差動放大器；
[0038]130?輸出級；
[0039]300?帶差電壓參考電路；
[0040]310?運算放大器；
[0041]320 - 360?雙載流子接面晶體管；
[0042]600.600A?切換式電容升壓器；
[0043]601?反相器；
[0044]610?電容調(diào)整電路；
[0045]620?充電控制器；
[0046]621 — 622、631 — 632 ?邏輯門；
[0047]623?比較器；
[0048]641 — 643?時序延遲電路；
[0049]Vbe4x> Vbeix ?電壓；
[0050]Iptat ?電流；
[0051]Rl —R3 ?電阻；
[0052]Vi?輸入信號；
[0053]V0?輸出信號；
[0054]Vr?參考信號；
[0055]Vref?參考電壓；
[0056]Vb?偏壓電壓；
[0057]VDD?操作電壓；
[0058]VCC?電壓源；
[0059]1_?驅(qū)動電流；
[0060]tl — t3 ?時間；
[0061]+、一?輸入端；
[0062]A、B、C ?節(jié)點；
[0063]MNl — MN9?N型晶體管；
[0064]MPl — MPlO ?P 型晶體管；
[0065](VC1-電容；
[0066]VEE?輸入級電壓；
[0067]Vc?控制信號。
【權利要求】
1.一種驅(qū)動電路，其特征在于，用以依據(jù)由具有一第一電壓電平的一輸入級電壓所產(chǎn)生的一輸入信號及具有第二電壓電平的一參考電壓產(chǎn)生一輸出信號，該驅(qū)動電路包括: 一差動放大器，具有耦接至該參考電壓的一第一輸入端、耦接至該輸出信號的一第二輸入端、以及一輸出端，其中該差動放大器由具有一第三電壓電平的一操作電壓供電； 一輸出級，耦接至該差動放大器的該第二輸入端及該輸出端，用以接收該輸入信號及該操作電壓以產(chǎn)生該輸出信號， 其中該第二輸入端依據(jù)該輸入信號耦接至該差動放大器的該輸出端， 其中該第一電壓電平低于該第三電壓電平，且該第二電壓電平介于該第一電壓電平及該第三電壓電平之間。
2.根據(jù)權利要求1所述的驅(qū)動電路，其特征在于，該輸出級包括: 一第一 N型晶體管，具有耦接至該差動放大器的該輸出端的一柵極端、耦接至該操作電壓的一漏極端、以及耦接至該差動放大器的該第二輸入端的一源極端； 一第二 N型晶體管，具有耦接至該輸入信號的一柵極端，耦接至該差動放大器的該第二輸入端的一漏極端、以及耦接至地的一源極端；以及 一第五N型晶體管，具有耦接至該輸入信號的一柵極端、耦接至該差動放大器的該輸出端的一漏極端、以及耦接至地的一源極端， 其中該輸出信號在該差動放大器的該第二輸入端所產(chǎn)生。
3.根據(jù)權利要求2所述的驅(qū)動電路，其特征在于，該輸出級還包括: 一第四P型晶體管，具有耦接至該輸入信號的一柵極端、耦接至該差動放大器的該第二輸入端的一漏極端、以及耦接至該第一 N型晶體管的該源極端的一源極端。
4.根據(jù)權利要求2所述的驅(qū)動電路，其特征在于，該輸出級還包括: 一第八N型晶體管，具有均耦接至該差動放大器的該輸出端的一柵極端及一漏極端、以及耦接至該第五N型晶體管的該漏極端的一源極端。
5.根據(jù)權利要求1項所述的驅(qū)動電路，其特征在于，該差動放大器包括: 一第一 P型晶體管，具有耦接至該第一 P型晶體管的一漏極端的一柵極端、以及耦接至該操作電壓的一源極端; 一第二 P型晶體管，具有耦接至該第一 P型晶體管的該柵極端的一柵極端、耦接至該操作電壓的一源極端、以及一漏極端； 一第六N型晶體管，具有耦接至該第一 P型晶體管的該漏極端的一漏極端、一源極端、以及一柵極端；以及 一第七N型晶體管，具有耦接至該第二 P型晶體管的該漏極端的一漏極端、耦接至該第六N型晶體管的該源極端的一源極端、以及一柵極端， 其中該第六N型晶體管的該柵極端為該差動放大器的該第一輸入端，該第七N型晶體管的該柵極端是該差動放大器的該第二輸入端，且該第二 P型晶體管的該漏極端為該差動放大器的該輸出端。
6.根據(jù)權利要求5 所述的驅(qū)動電路，其特征在于，該差動放大器還包括: 一第三N型晶體管，具有耦接至一偏壓電壓的一柵極端、耦接至該第六N型晶體管的該源極端的一漏極端、以及耦接至地的一源極端， 其中該第三N型晶體管的開啟/關閉是依據(jù)該偏壓電壓，進而控制該差動放大器的開啟/關閉。
7.根據(jù)權利要求5所述的驅(qū)動電路，其特征在于，該差動放大器還包括: 一電流源，耦接于該第六N型晶體管的該源極端與地之間。
8.根據(jù)權利要求1所述的驅(qū)動電路，其特征在于，該參考電壓由一帶差電壓參考電路所產(chǎn)生。
9.根據(jù)權利要求1所述的驅(qū)動電路，其特征在于，還包括: 一電平調(diào)節(jié)器，耦接至該差動放大器，用以接收該參考電壓及該輸入信號以產(chǎn)生一參考信號， 其中該差動放大器的該第一輸入端耦接至該參考信號。
10.根據(jù)權利要求9所述的驅(qū)動電路，其特征在于，該電平調(diào)節(jié)器包括: 一第三P型晶體管，具有耦接至該參考電壓的一源極端、耦接至該輸入信號的一柵極端、以及耦接至該參考信號的一漏極端；以及 一第四N型晶體管，具有耦接至地的一源極端、耦接至該輸入信號的一柵極端、以及耦接至該參考信號的一漏極端。
11.根據(jù)權利要求1所述的驅(qū)動電路，其特征在于，該操作電壓依據(jù)該輸入信號及該輸入級電壓所產(chǎn)生。
12.根據(jù)權利要求11所述的驅(qū)動電路，其特征在于，該操作電壓由一切換式電容升壓器所產(chǎn)生，且該切換式電 容升壓器包括: 一第九N型晶體管，具有耦接至該輸入信號的一柵極端、一漏極端、以及耦接至地的一源極端； 一第五P型晶體管，具有耦接至該第九N型晶體管的該漏極端的一柵極端、耦接至一第一電容的一第一端的一源極端、以及耦接至該輸入級電壓的一漏極端；以及 一第六P型晶體管，具有耦接至該輸入信號的一柵極端、耦接至該第九N型晶體管的該漏極端的一漏極端、以及耦接至該第一電容的該第一端的一源極端， 其中該第一電容的該第二端耦接至該輸入信號的一反相信號，且該操作電壓在該第一電容的該第一端所產(chǎn)生。
13.根據(jù)權利要求12所述的驅(qū)動電路，其特征在于，該切換式電容升壓器還包括: 一第七P型晶體管，具有耦接至一第一充電信號的一柵極端、耦接至該第一電容的該第一端的一漏極端、以及稱接至一第二電容的一第一端的一源極端； 一第八P型晶體管，具有耦接至該第一充電信號的一柵極端、耦接至該第一電容的該第二端的一漏極端、以及耦接至該第二電容的一第二端的一源極端； 一第九P型晶體管，具有耦接至一第二充電信號的一柵極端、耦接至該第二電容的該第一端的一漏極端、以及耦接至該輸入級電壓的一源極端；以及 一第十P型晶體管，具有耦接至該第二充電信號的一柵極端、耦接至地的一漏極端、以及耦接至該第二電容的該第二端的一源極端。
14.根據(jù)權利要求13所述的驅(qū)動電路，其特征在于，該第一充電信號為該第二充電信號的一反相信號。
15.根據(jù)權利要求14所述的驅(qū)動電路，其特征在于，該切換式電容升壓器還包括: 一第一邏輯門，具有用以接收該輸入信號的該反相信號的一第一輸入端、用以接收具有一單位時間延遲的該輸入信號的一第二輸入端、以及用以產(chǎn)生該第二充電信號的一輸出端。
16.根據(jù)權利要求14所述的驅(qū)動電路，其特征在于，該切換式電容升壓器還包括: 一第一邏輯門，具有用以接收該輸入信號的該反相信號的一第一輸入端、用以接收具有I個單位時間延遲的該輸入信號的一第二輸入端、以及一輸出端； 一第二邏輯門、具有用以接收具有2個單位時間延遲的該輸入信號的該反相信號的一第一輸入端、用以接收具有3個單位時間延遲的該輸入信號的一第二輸入端、以及一輸出端；以及 一第三邏輯門，具有耦接至該第一邏輯門的該輸出端的一第一輸入端、耦接至該第二邏輯門的該輸出端的一第二輸入端、以及用以產(chǎn)生該第二充電信號的一輸出端。
17.根據(jù)權利要求16所述的驅(qū)動電路，其特征在于，該第二邏輯門還包括用以接收一控制信號的一第三輸入端，其中當該控制信號為低邏輯狀態(tài)時，在該輸入信號的各周期的期間該第二電容被充電/放電I次，且當該控制信號為高邏輯狀態(tài)時，在該輸入信號的各周期的期間，該第二電容被充電/放電2次。
18.根據(jù)權利要求13所述的驅(qū)動電路，其特征在于，僅當該第二充電信號為高邏輯狀態(tài)、該輸出信號低于該參考電壓且該輸出信號與該參考電壓之間的差值超過一偏移值時，該第一充電信號為低邏輯狀態(tài)。
19.根據(jù)權利要求18所述的驅(qū)動電路，其特征在于，該切換式電容升壓器還包括: 一第一邏輯門，具有用以接收該輸入信號的該反相信號的一第一輸入端、用以接收具有I個單位時間延遲的該輸入信號的一第二輸入端、以及用以產(chǎn)生該第二充電信號的一輸出立而;` 一比較器，具有耦接至該參考電壓的一第一輸入端、耦接至該輸出信號的一第二輸入端、以及一輸出端；以及 一第四邏輯門，具有耦接至該第一邏輯門的該輸出端的一第一輸入端、耦接至該比較器的該輸出端的一第二輸入端、以及用以產(chǎn)生該第一充電信號的一輸出端，其中當該輸出信號低于該參考電壓且該輸出信號與該參考電壓之間的差值超過該偏移值時，該比較器的該輸出端輸出高邏輯狀態(tài)，否則該比較器的該輸出端輸出低邏輯狀態(tài)。
20.根據(jù)權利要求18所述的驅(qū)動電路，其特征在于，該切換式電容升壓器還包括: 一第一邏輯門，具有用以接收該輸入信號的該反相信號的一第一輸入端、用以接收具有I個單位時間延遲的該輸入信號的一第二輸入端、以及一輸出端； 一第二邏輯門，具有用以接收具有2個單位時間延遲的該輸入信號的該反相信號的一第一輸入端、用以接收具有3個單位時間延遲的該輸入信號的一第二輸入端、以及一輸出端; 一第三邏輯門，具有耦接至該第一邏輯門的該輸出端的一第一輸入端、耦接至該第二邏輯門的該輸出端的一第二輸入端、以及用以產(chǎn)生該第二充電信號的一輸出端； 一比較器，具有耦接至該參考電壓的一第一輸入端、耦接至該輸出信號的一第二輸入端、以及一輸出端；以及 一第四邏輯門，具有耦接至該第三邏輯門的該輸出端的一第一輸入端，耦接至該比較器的該輸出端的一第二輸入端、以及用以產(chǎn)生該第一充電信號的一輸出端，其中當該輸出信號低于該參考電壓且該輸出信號與該參考電壓之間的差值超過該偏移值時，該比較器的該輸出端輸出高邏輯狀態(tài)，否則該比較器的該輸出端輸出低邏輯狀態(tài)。
21.根據(jù)權利要求20所述的驅(qū)動電路，其特征在于，該第二邏輯門還包括用以接收一控制信號的一第三輸入端，其中當該控制信號為低邏輯狀態(tài)時，在該輸入信號的各周期的期間，該第二電容被充電/放電I次，且當該控制信號為高邏輯狀態(tài)時，在該輸入信號的各周期的期間 ，該第二電容被充電/放電2次。
【文檔編號】H03K19/003GK103780242SQ201410017430
【公開日】2014年5月7日 申請日期:2014年1月15日 優(yōu)先權日:2013年5月13日
【發(fā)明者】李永勝 申請人:威盛電子股份有限公司