一種fpga內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路的制作方法
【專利摘要】一種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，包括數(shù)字控制振蕩器和控制碼產(chǎn)生電路。通過對(duì)傳統(tǒng)全數(shù)字可調(diào)振蕩器電路的改進(jìn)設(shè)計(jì)，將數(shù)字控制振蕩器中延時(shí)鏈的延時(shí)單元改為受控制的三態(tài)延時(shí)單元，并且在控制碼產(chǎn)生電路中加入使能控制碼產(chǎn)生電路，將延時(shí)鏈中未使用的三態(tài)延時(shí)單元關(guān)閉，完全消除了振蕩器電路的無效動(dòng)態(tài)功耗。采用此結(jié)構(gòu)的低功耗全數(shù)字可調(diào)震蕩器電路，高頻輸出工作狀態(tài)的功耗降低至原來的十分之一，并且延時(shí)鏈的工作頻率范圍越廣，改進(jìn)效果越明顯，使技術(shù)人員在設(shè)計(jì)時(shí)鐘產(chǎn)生電路時(shí)能夠同時(shí)兼顧大范圍的可調(diào)振蕩頻率指標(biāo)和較低的功耗指標(biāo)。
【專利說明】—種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種FPGA內(nèi)嵌全數(shù)字時(shí)鐘產(chǎn)生電路，特別是一種針對(duì)FPGA內(nèi)嵌應(yīng)用需求而優(yōu)化的全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，屬于集成電路領(lǐng)域。
【背景技術(shù)】
[0002]圖1是一個(gè)傳統(tǒng)的全數(shù)字時(shí)鐘產(chǎn)生電路原理示意圖，它主要由延時(shí)鏈110、多路復(fù)用器120、控制譯碼電路130組成，延時(shí)鏈由多個(gè)基本的延時(shí)單元111構(gòu)成。延時(shí)鏈110產(chǎn)生不同的時(shí)鐘延時(shí)送至多路復(fù)用器120進(jìn)行選擇，多路復(fù)用器(120)在選擇控制信號(hào)(132)的控制下，將所選擇的延時(shí)后的時(shí)鐘作為輸出(121)送至延時(shí)鏈的輸入端，形成反饋振蕩器結(jié)構(gòu)；在此過程中，具體的延時(shí)值受到復(fù)用控制譯碼產(chǎn)生電路(130)輸出的選擇控制信號(hào)(132)調(diào)整，復(fù)用控制譯碼產(chǎn)生電路(130)的輸入為外界送入的控制信號(hào)(131)。
[0003]使用圖1中的傳統(tǒng)時(shí)鐘產(chǎn)生電路有一個(gè)明顯的缺點(diǎn)，當(dāng)延時(shí)鏈處(110)于高頻工作狀態(tài)時(shí)，所需產(chǎn)生的延時(shí)較小，只需要少量延時(shí)單元(例如110-1)接入反饋震蕩環(huán)路,其它延時(shí)單元(110-2到110-N)此時(shí)都為無效的電路，高頻時(shí)鐘在這些無效電路上也會(huì)產(chǎn)生快速的翻轉(zhuǎn)，將產(chǎn)生非常大的動(dòng)態(tài)功耗，動(dòng)態(tài)功耗的增加隨著頻率上升呈現(xiàn)指數(shù)上升的趨勢，這大大限制了時(shí)鐘產(chǎn)生電路的工作頻率上限。
[0004]因而有必要提出一種針對(duì)低功耗性能而優(yōu)化的時(shí)鐘產(chǎn)生電路結(jié)構(gòu)，以便在功耗可控的情況下獲得寬范圍的上下限工作頻率。

【發(fā)明內(nèi)容】

[0005]本發(fā)明技術(shù)解決的問題是:克服現(xiàn)有技術(shù)的不足之處，提供了一種全數(shù)字的低功耗時(shí)鐘產(chǎn)生電路結(jié)構(gòu)，解決了傳統(tǒng)時(shí)鐘產(chǎn)生電路在高頻工作情況下，動(dòng)態(tài)功耗過大而限制最高工作頻率上限的問題。
[0006]本發(fā)明的技術(shù)解決方案是:
[0007]一種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，包括:數(shù)字控制振蕩器和控制碼產(chǎn)生電路；數(shù)字控制振蕩器包括多路復(fù)用器、與非門和延時(shí)鏈；控制碼產(chǎn)生電路包括使能控制碼產(chǎn)生電路和復(fù)用控制譯碼產(chǎn)生電路；
[0008]復(fù)用控制譯碼產(chǎn)生電路接收外部輸入的控制信號(hào)，生成選擇控制信號(hào)和移位控制信號(hào)，選擇控制信號(hào)送入多路復(fù)用器的選擇端，移位控制信號(hào)送入使能控制碼產(chǎn)生電路的選擇端；使能控制碼產(chǎn)生電路在所述移位控制信號(hào)的控制下，移位產(chǎn)生使能控制碼，送入延時(shí)鏈的使能端，關(guān)閉無效的延時(shí)單元；
[0009]延時(shí)鏈由多個(gè)基本的三態(tài)延時(shí)單元首尾相連組成；延時(shí)鏈的輸入端與與非門的輸出端相連，延時(shí)鏈的輸出端與多路復(fù)用器的輸入端相連；
[0010]多路復(fù)用器接收來自延時(shí)鏈的各相位時(shí)鐘，同時(shí)接收復(fù)用控制譯碼產(chǎn)生電路的選擇控制信號(hào)，將選定的延遲時(shí)鐘從時(shí)鐘輸出端輸出，作為所述時(shí)鐘產(chǎn)生電路的輸出，同時(shí)，所述選定的延遲時(shí)鐘還反饋到與非門的一個(gè)輸入端，與非門的另一個(gè)輸入端接受外部輸入的復(fù)位信號(hào)；
[0011]所述使能控制碼產(chǎn)生電路包括多個(gè)串聯(lián)連接的移位寄存器單元，在移位控制信號(hào)的控制下移動(dòng)I和O序列，生成數(shù)字使能控制碼。
[0012]所述移位寄存器單元包括二選一復(fù)用器MUX、存儲(chǔ)單元SRAM、第一傳輸控制管、第二傳輸控制管和反向器；
[0013]二選一復(fù)用器MUX的兩個(gè)輸入端分別連接前一個(gè)移位寄存器單兀的輸出和后一個(gè)移位寄存器單元的輸出，二選一復(fù)用器MUX的輸出送入存儲(chǔ)單元SRAM中，存儲(chǔ)單元SRAM的輸出通過第一傳輸控制管送入反向器進(jìn)行反向處理，之后再通過第二傳輸控制管輸出至前一個(gè)移位寄存器單兀中二選一復(fù)用器MUX的輸入和后一個(gè)移位寄存器單兀中二選一復(fù)用器MUX的輸入；反向器的輸出端引出作為所述延時(shí)鏈中對(duì)應(yīng)延時(shí)單元使能端的輸入。
[0014]所述第一傳輸控制管和第二傳輸控制管采用NMOS晶體管或者PMOS晶體管。
[0015]所述延時(shí)鏈包括串聯(lián)在一起的多個(gè)三態(tài)延時(shí)單元，所述三態(tài)延時(shí)單元包括反向器、等效電容和與非門，夕卜部輸入的時(shí)鐘信號(hào)經(jīng)過反向器反向后送入與非門的一個(gè)輸入端，同時(shí)，反向器的輸出端還通過等效電容接地，與非門的另一個(gè)輸入端接收使能控制碼產(chǎn)生電路輸出的使能控制碼。
[0016]本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是:
[0017](I)本發(fā)明的全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，能大幅降低時(shí)鐘產(chǎn)生電路的振蕩器在高頻工作情況下的動(dòng)態(tài)功耗，相對(duì)于傳統(tǒng)結(jié)構(gòu)的時(shí)鐘產(chǎn)生電路，高頻動(dòng)態(tài)功耗可低至十分之一;
[0018](2)本發(fā)明所述的時(shí)鐘產(chǎn)生電路可以配以鑒相器、分頻器和算法控制電路構(gòu)成低功耗全數(shù)字鎖相環(huán)，采用本發(fā)明所述的時(shí)鐘產(chǎn)生電路結(jié)構(gòu)11111111111111的全數(shù)字鎖相環(huán)，不需要過多考慮高頻情況下的動(dòng)態(tài)功耗，也不需要為其配備大電流能力的電源網(wǎng)絡(luò)，為芯片設(shè)計(jì)節(jié)省了面積。
【專利附圖】

【附圖說明】
[0019]圖1是傳統(tǒng)結(jié)構(gòu)的時(shí)鐘產(chǎn)生電路示意圖；
[0020]圖2是本發(fā)明全數(shù)字低功耗時(shí)鐘產(chǎn)生電路示意圖；
[0021]圖3是帶有控制端的延時(shí)單元結(jié)構(gòu)圖；
[0022]圖4是使能控制碼產(chǎn)生電路模塊結(jié)構(gòu)圖；
[0023]圖5是移位寄存器單元的詳細(xì)結(jié)構(gòu)示意圖；
[0024]圖6為移位寄存器單元的工作時(shí)序示意圖。
【具體實(shí)施方式】
[0025]本發(fā)明是一種FPGA內(nèi)嵌的數(shù)字低功耗時(shí)鐘產(chǎn)生電路，包括:數(shù)字控制振蕩器200和控制碼產(chǎn)生電路300。具體來講，數(shù)字控制振蕩器200由多路復(fù)用器220、與非門240和延時(shí)鏈210組成；控制碼產(chǎn)生電路300包括使能控制碼產(chǎn)生電路340和復(fù)用控制譯碼產(chǎn)生電路330。在圖2中可見這些電路模塊之間的關(guān)系:
[0026]復(fù)用控制譯碼產(chǎn)生電路接收外部輸入的控制信號(hào)，生成選擇控制信號(hào)和移位控制信號(hào)，選擇控制信號(hào)送入多路復(fù)用器的選擇端，移位控制信號(hào)送入使能控制碼產(chǎn)生電路的選擇端；使能控制碼產(chǎn)生電路在所述移位控制信號(hào)的控制下，移位產(chǎn)生使能控制碼，送入延時(shí)鏈的使能端，關(guān)閉無效的延時(shí)單元；
[0027]延時(shí)鏈由多個(gè)基本的三態(tài)延時(shí)單元首尾相連組成；延時(shí)鏈的輸入端與與非門的輸出端相連，延時(shí)鏈的輸出端與多路復(fù)用器的輸入端相連；
[0028]多路復(fù)用器接收來自延時(shí)鏈的各相位時(shí)鐘，同時(shí)接收復(fù)用控制譯碼產(chǎn)生電路的選擇控制信號(hào)，將選定的延遲時(shí)鐘從時(shí)鐘輸出端輸出，作為所述時(shí)鐘產(chǎn)生電路的輸出，同時(shí)，所述選定的延遲時(shí)鐘還反饋到與非門的一個(gè)輸入端，與非門的另一個(gè)輸入端接受外部輸入的復(fù)位信號(hào)。
[0029]移位寄存器單兀包括二選一復(fù)用器MUX、存儲(chǔ)單兀SRAM、第一傳輸控制管、第二傳輸控制管和反向器；
[0030]二選一復(fù)用器MUX的兩個(gè)輸入端分別連接前一個(gè)移位寄存器單兀的輸出和后一個(gè)移位寄存器單元的輸出，二選一復(fù)用器MUX的輸出送入存儲(chǔ)單元SRAM中，存儲(chǔ)單元SRAM的輸出通過第一傳輸控制管送入反向器進(jìn)行反向處理，之后再通過第二傳輸控制管輸出至前一個(gè)移位寄存器單兀中二選一復(fù)用器MUX的輸入和后一個(gè)移位寄存器單兀中二選一復(fù)用器MUX的輸入；反向器的輸出端引出作為所述延時(shí)鏈中對(duì)應(yīng)延時(shí)單元使能端的輸入。
[0031]延時(shí)鏈包括串聯(lián)在一起的多個(gè)三態(tài)延時(shí)單元，所述三態(tài)延時(shí)單元包括反向器、等效電容和與非門，夕卜部輸入的時(shí)鐘信號(hào)經(jīng)過反向器反向后送入與非門的一個(gè)輸入端，同時(shí)，反向器的輸出端還通過等效電容接地，與非門的另一個(gè)輸入端接收使能控制碼產(chǎn)生電路輸出的使能控制碼。
[0032]延時(shí)鏈200在復(fù)位端211失效之后對(duì)時(shí)鐘進(jìn)行延時(shí)，N個(gè)延時(shí)單元可以產(chǎn)生N個(gè)不同的延時(shí)，在選擇控制信號(hào)232的控制下，通過多路復(fù)用器220選出一個(gè)合適的延時(shí)時(shí)鐘送至?xí)r鐘輸出端221，同時(shí)也反饋到延時(shí)鏈210作為時(shí)鐘輸入，這樣形成一個(gè)閉環(huán)震蕩的結(jié)構(gòu)，即數(shù)字控制振蕩器200，它可以通過改變控制碼調(diào)整不同的延時(shí)值以產(chǎn)生不同頻率的震蕩時(shí)鐘。
[0033]本發(fā)明中對(duì)電路架構(gòu)進(jìn)行的改進(jìn)包括，采用可關(guān)閉的延時(shí)單元和使能控制碼進(jìn)行動(dòng)態(tài)調(diào)整，在產(chǎn)生高頻時(shí)鐘時(shí)阻斷了絕大多數(shù)處于非工作狀態(tài)延時(shí)單元的時(shí)鐘翻轉(zhuǎn)，以達(dá)到降低動(dòng)態(tài)功耗的目的，以一條500級(jí)的延時(shí)鏈為例，當(dāng)產(chǎn)生的時(shí)鐘處于延時(shí)鏈工作頻率范圍的上限時(shí)，所用到的延時(shí)單元不超過25個(gè),其它475個(gè)延時(shí)單元都在高頻時(shí)鐘的驅(qū)動(dòng)下進(jìn)行無效的動(dòng)作，產(chǎn)生超過90%的動(dòng)態(tài)功耗。
[0034]為了實(shí)現(xiàn)本發(fā)明的電路架構(gòu)改進(jìn)，首先對(duì)傳統(tǒng)的延時(shí)單元進(jìn)行了改進(jìn)，加入了使能控制端，如圖3所示。本發(fā)明帶有使能控制端的延時(shí)單元500主要包括反向器、等效電容和與非門，統(tǒng)稱之為延時(shí)器件510，除了具有時(shí)鐘輸入511和時(shí)鐘延時(shí)輸出512之外，還有使能控制端513，當(dāng)使能控制端513輸入高電平時(shí)，延時(shí)單元500處于激活狀態(tài)，時(shí)鐘延時(shí)輸出端512跟隨時(shí)鐘輸入511進(jìn)行延時(shí)輸出，當(dāng)使能控制端513輸入低電平時(shí)，延時(shí)單元關(guān)閉，時(shí)鐘延時(shí)輸出512恒為高電平，節(jié)省后續(xù)級(jí)聯(lián)的延時(shí)單元?jiǎng)討B(tài)功耗。
[0035]為了實(shí)現(xiàn)對(duì)本發(fā)明數(shù)字控制振蕩器200的控制，在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上改進(jìn)了控制碼產(chǎn)生電路300，復(fù)用控制譯碼產(chǎn)生電路330仍然用來產(chǎn)生對(duì)多路復(fù)用器220的選擇控制信號(hào)232，在此基礎(chǔ)上另外設(shè)計(jì)了使能控制碼產(chǎn)生電路340，在移位控制信號(hào)333的控制下，產(chǎn)生N比特的使能控制碼動(dòng)態(tài)關(guān)閉無效的延時(shí)單元。[0036]使能控制碼產(chǎn)生電路340被用來產(chǎn)生一個(gè)N比特的I或O組成的序列，電路結(jié)構(gòu)相當(dāng)于左右移位寄存器鏈，如果將使能控制碼中I和O的分界點(diǎn)定義為調(diào)節(jié)點(diǎn)，那么在調(diào)節(jié)點(diǎn)左側(cè)(含調(diào)節(jié)點(diǎn))使能控制碼全為1，在調(diào)節(jié)點(diǎn)右側(cè)全為0，根據(jù)移位控制信號(hào)333的控制來動(dòng)態(tài)調(diào)整調(diào)節(jié)點(diǎn)的位置。移位控制信號(hào)333包括加減信號(hào)341、移位控制信號(hào)I和移位控制信號(hào)2，在3個(gè)信號(hào)的共同控制下，將I和O組成的序列進(jìn)行適當(dāng)左右移位，移位過程中左側(cè)由I補(bǔ)齊，右側(cè)由O補(bǔ)齊。例如，在起始時(shí)刻N(yùn)比特的控制信號(hào)可能為11111111111……110000，經(jīng)過多次的動(dòng)態(tài)調(diào)整之后變?yōu)?1100000000……000000，在這一過程中，控制信號(hào)中“O”對(duì)應(yīng)的延時(shí)單元將被關(guān)閉，達(dá)到降低動(dòng)態(tài)功耗的目的。
[0037]本發(fā)明中的使能控制碼產(chǎn)生電路340由N個(gè)移位寄存器單元340-1、340_2至340-N組成,如圖4所示。
[0038]圖5是移位寄存器單元的詳細(xì)結(jié)構(gòu)示意圖，包括二選一復(fù)用器MUX345、存儲(chǔ)單元SRAM346、傳輸控制管I (第一傳輸控制管347)、傳輸控制管2 (第二傳輸控制管349)和反向器348，傳輸控制管I和傳輸控制管2采用PMOS管或者NMOS管。二選一復(fù)用器MUX345可在加減信號(hào)(341)的控制下接收來自前一單元的輸出603或后一單元的輸出604，作為移位輸入，同時(shí)也可將存儲(chǔ)單元SRAM346內(nèi)的值送至前一單元的mux的一個(gè)輸入端601或后一單元的mux的另一個(gè)輸入端602。
[0039]圖6是移位寄存器單元的工作時(shí)序示意圖，在進(jìn)行移位操作時(shí)，每個(gè)時(shí)鐘周期的上升沿，移位控制信號(hào)I首先降為低電平，關(guān)閉傳輸控制管1，將存儲(chǔ)單元SRAM內(nèi)的值依靠晶體管電容暫時(shí)存在動(dòng)態(tài)存儲(chǔ)節(jié)點(diǎn)A (650)內(nèi)，緊接著移位控制信號(hào)2升為高電平，開啟傳輸控制管2，將本單元存儲(chǔ)的值寫入下一單元(具體送入前一單元還是后一單元，要受加減信號(hào)341來控制)，再依次關(guān)閉傳輸控制管2，開啟傳輸控制管1，將使能控制碼344-m端的輸出值更新，完成一次數(shù)據(jù)移位。
【權(quán)利要求】
1.一種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，其特征在于包括:數(shù)字控制振蕩器和控制碼產(chǎn)生電路；數(shù)字控制振蕩器包括多路復(fù)用器、與非門和延時(shí)鏈；控制碼產(chǎn)生電路包括使能控制碼產(chǎn)生電路和復(fù)用控制譯碼產(chǎn)生電路； 復(fù)用控制譯碼產(chǎn)生電路接收外部輸入的控制信號(hào)，生成選擇控制信號(hào)和移位控制信號(hào)，選擇控制信號(hào)送入多路復(fù)用器的選擇端，移位控制信號(hào)送入使能控制碼產(chǎn)生電路的選擇端；使能控制碼產(chǎn)生電路在所述移位控制信號(hào)的控制下，移位產(chǎn)生使能控制碼，送入延時(shí)鏈的使能端，關(guān)閉無效的延時(shí)單元； 延時(shí)鏈由多個(gè)基本的三態(tài)延時(shí)單元首尾相連組成；延時(shí)鏈的輸入端與與非門的輸出端相連，延時(shí)鏈的輸出端與多路復(fù)用器的輸入端相連； 多路復(fù)用器接收來自延時(shí)鏈的各相位時(shí)鐘，同時(shí)接收復(fù)用控制譯碼產(chǎn)生電路的選擇控制信號(hào)，將選定的延遲時(shí)鐘從時(shí)鐘輸出端輸出，作為所述時(shí)鐘產(chǎn)生電路的輸出，同時(shí)，所述選定的延遲時(shí)鐘還反饋到與非門的一個(gè)輸入端，與非門的另一個(gè)輸入端接受外部輸入的復(fù)位信號(hào)。
2.根據(jù)權(quán)利要求1所述的一種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，其特征在于:所述使能控制碼產(chǎn)生電路包括多個(gè)串聯(lián)連接的移位寄存器單元，在移位控制信號(hào)的控制下移動(dòng)I和O序列，生成數(shù)字使能控制碼。
3.根據(jù)權(quán)利要求2所述的一種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，其特征在于:所述移位寄存器單兀包括二選一復(fù)用器MUX、存儲(chǔ)單兀SRAM、第一傳輸控制管、第二傳輸控制管和反向器； 二選一復(fù)用器MUX的兩個(gè)輸入端分別連接前一個(gè)移位寄存器單兀的輸出和后一個(gè)移位寄存器單元的輸出，二選一復(fù)用器MUX的輸出送入存儲(chǔ)單元SRAM中，存儲(chǔ)單元SRAM的輸出通過第一傳輸控制管送入反向器進(jìn)行反向處理，之后再通過第二傳輸控制管輸出至前一個(gè)移位寄存器單兀中二選一復(fù)用器MUX的輸入和后一個(gè)移位寄存器單兀中二選一復(fù)用器MUX的輸入；反向器的輸出端引出作為所述延時(shí)鏈中對(duì)應(yīng)延時(shí)單元使能端的輸入。
4.根據(jù)權(quán)利要求3所述的一種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路，其特征在于:所述第一傳輸控制管和第二傳輸控制管采用NMOS晶體管或者PMOS晶體管。
5.根據(jù)權(quán)利要求1所述的一種FPGA內(nèi)嵌全數(shù)字低功耗時(shí)鐘產(chǎn)生電路,其特征在于:所述延時(shí)鏈包括串聯(lián)在一起的多個(gè)三態(tài)延時(shí)單元，所述三態(tài)延時(shí)單元包括反向器、等效電容和與非門，夕卜部輸入的時(shí)鐘信號(hào)經(jīng)過反向器反向后送入與非門的一個(gè)輸入端，同時(shí)，反向器的輸出端還通過等效電容接地，與非門的另一個(gè)輸入端接收使能控制碼產(chǎn)生電路輸出的使能控制碼。
【文檔編號(hào)】H03K3/02GK103916102SQ201410086316
【公開日】2014年7月9日 申請(qǐng)日期:2014年3月10日 優(yōu)先權(quán)日:2014年3月10日
【發(fā)明者】張彥龍, 陳雷, 李學(xué)武, 文治平, 趙元富, 孫華波, 張帆, 尚祖賓, 王浩弛, 林彥君 申請(qǐng)人:北京時(shí)代民芯科技有限公司, 北京微電子技術(shù)研究所