一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路的制作方法
【專利摘要】本發(fā)明一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路，通過計(jì)數(shù)鎖定電路來實(shí)現(xiàn)在SoC片內(nèi)自產(chǎn)生的鎖定信號(hào)。計(jì)數(shù)鎖定電路對(duì)片外輸入的時(shí)鐘進(jìn)行計(jì)數(shù)，通過無鎖定鎖相環(huán)鎖定時(shí)間與輸入時(shí)鐘頻率相乘的結(jié)果獲得鎖相環(huán)鎖定時(shí)計(jì)數(shù)器的計(jì)數(shù)值。如果計(jì)數(shù)值達(dá)到鎖相環(huán)的鎖定時(shí)間選擇的計(jì)數(shù)值，計(jì)數(shù)鎖定電路輸出穩(wěn)定指示的鎖定信號(hào)，鎖定信號(hào)為低表示鎖相環(huán)未鎖定，為高表示已鎖定；通過時(shí)鐘輸出電路解決無鎖定鎖相環(huán)在未鎖定前已輸出時(shí)鐘信號(hào)的問題，利用與邏輯電路使得無鎖定指示鎖相環(huán)鎖定之前SoC無時(shí)鐘，鎖定之后有穩(wěn)定的時(shí)鐘，確保SoC設(shè)計(jì)功能的正確性和可靠性；并且利用同步電路實(shí)現(xiàn)了鎖定信號(hào)與鎖相環(huán)輸出時(shí)鐘信號(hào)的同步。
【專利說明】一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于時(shí)鐘生成電路，具體為一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路。
【背景技術(shù)】
[0002]隨著芯片頻率的提升，鎖相環(huán)在系統(tǒng)級(jí)芯片SoC的設(shè)計(jì)中得到廣泛使用。鎖相環(huán)主要由鑒相鑒頻器、環(huán)路濾波器和壓控振蕩器組成，其輸出穩(wěn)定的時(shí)鐘需要一段鎖定時(shí)間，對(duì)鎖相環(huán)鎖定方式的設(shè)計(jì)也決定了鎖相環(huán)在系統(tǒng)中的具體應(yīng)用。
[0003]鎖相環(huán)的鎖定，一般有兩種方式:一種是在鎖相環(huán)內(nèi)部設(shè)計(jì)鎖定電路，如中國(guó)專利CN102122957A，名稱為一種鎖相環(huán)快速鎖定的電路及方法，通過設(shè)置和控制寬帶寬環(huán)路濾波器和窄帶寬環(huán)路濾波器兩個(gè)環(huán)路達(dá)到對(duì)鎖相環(huán)的快速鎖定，其實(shí)質(zhì)是設(shè)計(jì)了一個(gè)內(nèi)部具有鎖定指示的鎖相環(huán)。中國(guó)專利CN101588177，名稱為數(shù)字鎖定指示器、鎖相環(huán)頻率綜合器及無線收發(fā)機(jī)，其設(shè)計(jì)的數(shù)字鎖定器，包括依次連接的或門、延時(shí)電路、觸發(fā)器組、選擇器及控制器。但該鎖定器依賴于鎖相環(huán)內(nèi)部的鑒相鑒頻器，其實(shí)質(zhì)也是設(shè)計(jì)了一個(gè)內(nèi)部具有鎖定指示的鎖相環(huán)。另一種是鎖相環(huán)本身無鎖定指示，通過額外增加電路，完成對(duì)鎖相環(huán)鎖定的指示。中國(guó)專利CN1697325，名稱為用于鎖相環(huán)的數(shù)字鎖定檢測(cè)器，依據(jù)參考時(shí)鐘產(chǎn)生反饋時(shí)鐘，該鎖定檢測(cè)器包括匹配檢測(cè)器和仲裁器。當(dāng)?shù)谝粫r(shí)鐘于切換點(diǎn)進(jìn)行切換時(shí)，匹配檢測(cè)器用于檢查第二時(shí)鐘的切換點(diǎn)是否落于預(yù)設(shè)時(shí)窗；該預(yù)設(shè)時(shí)窗包含該第一時(shí)鐘的該切換點(diǎn)，而當(dāng)該第二時(shí)鐘的該切換點(diǎn)落于該預(yù)設(shè)時(shí)窗時(shí)，匹配檢測(cè)器輸出一匹配信號(hào)。仲裁器用于計(jì)算該匹配信號(hào)的連續(xù)出現(xiàn)次數(shù)，并檢查該連續(xù)出現(xiàn)次數(shù)是否符合第一預(yù)設(shè)標(biāo)準(zhǔn)，且當(dāng)該連續(xù)出現(xiàn)次數(shù)符合該第一預(yù)設(shè)標(biāo)準(zhǔn)時(shí)，輸出一鎖定信號(hào)，表示該反饋時(shí)鐘進(jìn)入一鎖定狀態(tài)。該電路設(shè)計(jì)復(fù)雜性高，開銷大，不利于設(shè)計(jì)簡(jiǎn)單性的要求。上述鎖相環(huán)的兩種鎖定方式，在鎖相環(huán)內(nèi)部設(shè)計(jì)鎖定電路復(fù)雜性高，難度大，且可能會(huì)造成誤鎖定以及失鎖情況；無鎖定指示的鎖相環(huán)電路設(shè)計(jì)相對(duì)簡(jiǎn)單，可靠性高，可通過外部增加開銷較小的鎖定電路來實(shí)現(xiàn)鎖定指示，使其靈活性高，適應(yīng)性強(qiáng)。但是無鎖定指示鎖相環(huán)在未鎖定前時(shí)鐘輸出不穩(wěn)定，必須等待時(shí)鐘穩(wěn)定后才可正常使用，而時(shí)鐘穩(wěn)定又無鎖定指示的問題。

【發(fā)明內(nèi)容】

[0004]針對(duì)現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種時(shí)鐘輸出穩(wěn)定，輸出時(shí)鐘完整的使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路。
[0005]本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn):
[0006]一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路，包括無鎖定指示鎖相環(huán)，計(jì)數(shù)鎖定電路和時(shí)鐘輸出電路；計(jì)數(shù)鎖定電路包括計(jì)數(shù)值寄存器，加法器加數(shù)選擇器，加法器，計(jì)數(shù)值選擇器，鎖定寄存器和計(jì)數(shù)值判定選擇器；計(jì)數(shù)值寄存器的輸出端輸出計(jì)數(shù)值分別與加法器的第一輸入端、計(jì)數(shù)值判定選擇器的輸入端和計(jì)數(shù)值選擇器的高電平選擇輸入端連接；加法器加數(shù)選擇器的高電平選擇輸入端連接低電平信號(hào)，低電平選擇輸入端連接高電平信號(hào)，輸出端連接加法器的第二輸入端；加法器的輸出端連接計(jì)數(shù)值選擇器的低電平選擇輸入端；計(jì)數(shù)值選擇器的輸出端連接計(jì)數(shù)值寄存器的觸發(fā)端；鎖定寄存器的輸出端輸出鎖定信號(hào)，并分別連接到加法器加數(shù)選擇器的選擇端和計(jì)數(shù)值選擇器的選擇端；計(jì)數(shù)值判定選擇器的輸出端連接鎖定寄存器的觸發(fā)端，選擇端連接鎖定時(shí)間選擇信號(hào)；計(jì)數(shù)值寄存器和鎖定寄存器的時(shí)鐘端分別連接外部時(shí)鐘信號(hào)，復(fù)位端分別連接外部復(fù)位信號(hào)；時(shí)鐘輸出電路包括同步電路和與邏輯電路；經(jīng)同步電路同步的鎖定信號(hào)與無鎖定指示鎖相環(huán)輸出的鎖相環(huán)輸出時(shí)鐘信號(hào)分別連接到與邏輯電路的輸入端，與邏輯電路的輸出端輸出時(shí)鐘信號(hào)。
[0007]優(yōu)選的，計(jì)數(shù)值判定選擇器包括計(jì)數(shù)值比較器組和多路選擇器；計(jì)數(shù)值比較器組連接計(jì)數(shù)值寄存器輸出端輸出的計(jì)數(shù)值，用于計(jì)數(shù)值與設(shè)定的不同比較數(shù)值進(jìn)行數(shù)值比較，當(dāng)計(jì)數(shù)值與比較數(shù)值相等時(shí)，判定結(jié)果為高，否則判定結(jié)果為低；設(shè)定的不同比較數(shù)值分別對(duì)應(yīng)不同的鎖定時(shí)間，多路選擇器的選擇端通過鎖定時(shí)間選擇信號(hào)選擇相應(yīng)計(jì)數(shù)值比較器的結(jié)果。
[0008]優(yōu)選的，同步電路包括復(fù)位端分別連接外部復(fù)位信號(hào)的第一級(jí)同步寄存器和第二級(jí)同步寄存器；第一級(jí)同步寄存器的輸入端連接鎖定寄存器輸出端輸出的鎖定信號(hào)，輸出端連接第二級(jí)同步寄存器的輸入端，時(shí)鐘端連接無鎖定指示鎖相環(huán)輸出端輸出的鎖相環(huán)時(shí)鐘信號(hào)；第二級(jí)同步寄存器的輸出端連接與邏輯電路的輸入端，時(shí)鐘端通過反相器連接無鎖定指示鎖相環(huán)輸出端輸出的鎖相環(huán)時(shí)鐘信號(hào)。
[0009]優(yōu)選的，鎖相環(huán)時(shí)鐘輸入端連接外部時(shí)鐘信號(hào)，復(fù)位輸入端連接外部復(fù)位信號(hào)，配置輸入端連接外部配置信號(hào)。
[0010]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果:
[0011 ] 本發(fā)明通過計(jì)數(shù)器鎖定電路實(shí)現(xiàn)對(duì)鎖相環(huán)時(shí)鐘信號(hào)的鎖定控制，通過計(jì)數(shù)鎖定電路來實(shí)現(xiàn)在SoC片內(nèi)自產(chǎn)生的鎖定信號(hào)。計(jì)數(shù)鎖定電路對(duì)片外輸入的時(shí)鐘進(jìn)行計(jì)數(shù)，通過無鎖定鎖相環(huán)鎖定時(shí)間與輸入時(shí)鐘頻率相乘的結(jié)果獲得鎖相環(huán)鎖定時(shí)計(jì)數(shù)器的計(jì)數(shù)值。如果計(jì)數(shù)值達(dá)到鎖相環(huán)的鎖定時(shí)間選擇的計(jì)數(shù)值，計(jì)數(shù)鎖定電路輸出穩(wěn)定指示的鎖定信號(hào)，鎖定信號(hào)為低表示鎖相環(huán)未鎖定，鎖定信號(hào)為高表示鎖相環(huán)已鎖定；通過時(shí)鐘輸出電路解決無鎖定鎖相環(huán)在未鎖定前已輸出時(shí)鐘信號(hào)的問題，利用與邏輯電路使得無鎖定指示鎖相環(huán)鎖定之前，SoC無時(shí)鐘，無鎖定指示鎖相環(huán)鎖定之后，SoC有穩(wěn)定的時(shí)鐘，確保SoC設(shè)計(jì)功能的正確性和可靠性；并且利用同步電路實(shí)現(xiàn)了鎖定信號(hào)與鎖相環(huán)輸出時(shí)鐘信號(hào)的同步；計(jì)數(shù)鎖定電路在鎖定信號(hào)拉高后，計(jì)數(shù)值保持不變，從而降低了功耗。
[0012]進(jìn)一步的，利用設(shè)定的比較數(shù)值，通過計(jì)數(shù)值判定選擇器中的計(jì)數(shù)值比較器組提供了若干能夠進(jìn)行選擇的檔位，使其能夠進(jìn)行配置操作，提高了本發(fā)明所述SoC片的環(huán)境適應(yīng)能力，并且通過對(duì)選擇檔位對(duì)應(yīng)比較數(shù)值的比較判定，輸出高低電平。避免了因受工藝、電壓、溫度的影響，SoC片內(nèi)的無鎖定指示鎖相環(huán)的鎖定時(shí)間有一定偏差，同時(shí)針對(duì)不同的使用頻率，即外部輸入時(shí)鐘頻率不同，避免了以相同的判定值判定鎖相環(huán)鎖定時(shí)間，實(shí)際的鎖定信號(hào)輸出時(shí)間不同的問題。
[0013]進(jìn)一步，鎖定信號(hào)與鎖相環(huán)輸出時(shí)鐘信號(hào)通過兩級(jí)同步實(shí)現(xiàn)同步處理，通過第二級(jí)同步采用鎖相環(huán)輸出時(shí)鐘的反相，能更好的滿足時(shí)鐘控制中與邏輯的時(shí)序要求，同時(shí)通過與邏輯保證了最終輸出時(shí)鐘的完整性?！緦＠綀D】

【附圖說明】
[0014]圖1為本發(fā)明實(shí)例中所述的無鎖定指示鎖相環(huán)的端口結(jié)構(gòu)示意圖。
[0015]圖2為本發(fā)明實(shí)例中所述的計(jì)數(shù)鎖定電路的結(jié)構(gòu)示意圖。
[0016]圖3為本發(fā)明實(shí)例中所述的時(shí)鐘輸出電路示意圖。
[0017]圖中:1為計(jì)數(shù)值寄存器，2為加法器加數(shù)選擇器，3為加法器，4為計(jì)數(shù)值選擇器，5為鎖定寄存器，6為計(jì)數(shù)值判定選擇器。
【具體實(shí)施方式】
[0018]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述:
[0019]本發(fā)明一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路，包括無鎖定指示鎖相環(huán)，計(jì)數(shù)鎖定電路和時(shí)鐘輸出電路；如圖2所示，計(jì)數(shù)鎖定電路包括計(jì)數(shù)值寄存器1，加法器加數(shù)選擇器2，加法器3，計(jì)數(shù)值選擇器4，鎖定寄存器5和計(jì)數(shù)值判定選擇器6 ;計(jì)數(shù)值寄存器I的輸出端輸出計(jì)數(shù)值分別與加法器3的第一輸入端、計(jì)數(shù)值判定選擇器6的輸入端和計(jì)數(shù)值選擇器4的高電平選擇輸入端連接；加法器加數(shù)選擇器2的高電平選擇輸入端連接低電平信號(hào)，低電平選擇輸入端連接高電平信號(hào)，輸出端連接加法器3的第二輸入端；力口法器3的輸出端連接計(jì)數(shù)值選擇器4的低電平選擇輸入端；計(jì)數(shù)值選擇器4的輸出端連接計(jì)數(shù)值寄存器I的觸發(fā)端；鎖定寄存器5的輸出端輸出鎖定信號(hào)，并分別連接到加法器加數(shù)選擇器2的選擇端和計(jì)數(shù)值選擇器4的選擇端；計(jì)數(shù)值判定選擇器6的輸出端連接鎖定寄存器5的觸發(fā)端，選擇端連接鎖定時(shí)間選擇信號(hào)；計(jì)數(shù)值寄存器I和鎖定寄存器5的時(shí)鐘端分別連接外部時(shí)鐘信號(hào)，復(fù)位端分別連接外部復(fù)位信號(hào)；如圖1和圖3所示，時(shí)鐘輸出電路包括同步電路和與邏輯電路；經(jīng)同步電路同步的鎖定信號(hào)與無鎖定指示鎖相環(huán)輸出的鎖相環(huán)輸出時(shí)鐘信號(hào)分別連接到與邏輯電路的輸入端，與邏輯電路的輸出端輸出時(shí)鐘信號(hào)。
[0020]其中，如圖1所示，鎖相環(huán)時(shí)鐘輸入端連接外部時(shí)鐘信號(hào)，復(fù)位輸入端連接外部復(fù)位信號(hào)，配置輸入端連接外部配置信號(hào)，輸出僅有時(shí)鐘輸出CLK_0UT，無相應(yīng)鎖定指示信號(hào)。[0021 ] 如圖2所示，計(jì)數(shù)值判定選擇器6包括計(jì)數(shù)值比較器組和多路選擇器；計(jì)數(shù)值比較器組連接計(jì)數(shù)值寄存器I輸出端輸出的計(jì)數(shù)值，計(jì)數(shù)值比較器組用于計(jì)數(shù)值與設(shè)定的不同比較數(shù)值進(jìn)行數(shù)值比較，當(dāng)計(jì)數(shù)值與比較數(shù)值相等時(shí)，判定結(jié)果為高，否則判定結(jié)果為低；設(shè)定的不同比較數(shù)值分別對(duì)應(yīng)不同的鎖定時(shí)間，多路選擇器的選擇端通過鎖定時(shí)間選擇信號(hào)選擇相應(yīng)計(jì)數(shù)值比較器的結(jié)果。
[0022]如圖3所示，同步電路包括復(fù)位端分別連接外部復(fù)位信號(hào)的第一級(jí)同步寄存器和第二級(jí)同步寄存器；第一級(jí)同步寄存器的輸入端連接鎖定寄存器輸出端輸出的鎖定信號(hào)，輸出端連接第二級(jí)同步寄存器的輸入端，時(shí)鐘端連接無鎖定指示鎖相環(huán)輸出端輸出的鎖相環(huán)時(shí)鐘信號(hào)；第二級(jí)同步寄存器的輸出端連接與邏輯電路的輸入端，時(shí)鐘端通過反相器連接無鎖定指示鎖相環(huán)輸出端輸出的鎖相環(huán)時(shí)鐘信號(hào)。
[0023]具體的，如圖2所示，計(jì)數(shù)值寄存器I用來保存η位的計(jì)數(shù)值，時(shí)鐘信號(hào)為輸入外部時(shí)鐘信號(hào)，復(fù)位信號(hào)為輸入的外部復(fù)位信號(hào)；加法器加數(shù)選擇器2根據(jù)鎖定信號(hào)選擇相應(yīng)的加數(shù)，當(dāng)鎖定信號(hào)為高時(shí)，表示鎖相環(huán)已經(jīng)鎖定，選擇加數(shù)’ 0’，當(dāng)鎖定信號(hào)為低時(shí)，表示鎖相環(huán)未鎖定，選擇加數(shù)’ I ’;加法器3對(duì)計(jì)數(shù)值和加法器加數(shù)進(jìn)行加法運(yùn)算，得到加法器計(jì)數(shù)值；鎖定信號(hào)對(duì)加法器計(jì)數(shù)值和計(jì)數(shù)值進(jìn)行選擇，當(dāng)鎖定信號(hào)為高時(shí)，表示鎖相環(huán)已經(jīng)鎖定，計(jì)數(shù)值選擇器4選擇計(jì)數(shù)值作為計(jì)數(shù)值寄存器I的D端，當(dāng)鎖定信號(hào)為低時(shí)，表示鎖相環(huán)未鎖定，選擇加法器計(jì)數(shù)值作為計(jì)數(shù)值寄存器的D端；根據(jù)m位不同的鎖定時(shí)間選擇信號(hào)，計(jì)數(shù)值判定選擇器6選擇不同的比較數(shù)值nO或nl，…，Mnri與計(jì)數(shù)值進(jìn)行比較判定，即通過選擇不同的鎖定時(shí)間選擇不同的比較數(shù)值，當(dāng)計(jì)數(shù)值與選定的比較數(shù)值相等時(shí)，判定結(jié)果為高，否則判定結(jié)果為低，并將此判定結(jié)果輸出；鎖定寄存器5用來保存鎖定信號(hào)，判定結(jié)果與鎖定信號(hào)進(jìn)行或邏輯作為鎖定寄存器的D端，時(shí)鐘信號(hào)為外部輸入時(shí)鐘，復(fù)位信號(hào)為外部輸入復(fù)位信號(hào)山端表示各個(gè)寄存器的觸發(fā)端。
[0024]如圖3所示，鎖定信號(hào)與鎖相環(huán)輸出時(shí)鐘信號(hào)為異步信號(hào)，對(duì)鎖定信號(hào)進(jìn)行兩級(jí)同步:第一級(jí)同步寄存器，D端為鎖定信號(hào)，時(shí)鐘采用鎖相環(huán)輸出時(shí)鐘信號(hào)，復(fù)位信號(hào)為外部輸入復(fù)位信號(hào)；第二級(jí)同步寄存器，D端為第一級(jí)同步寄存器的輸出Q端，時(shí)鐘采用鎖相環(huán)輸出時(shí)鐘信號(hào)的反相，復(fù)位信號(hào)為輸入的外部復(fù)位信號(hào)。第二級(jí)寄存器的輸出Q端，即同步后的鎖定信號(hào)與鎖相環(huán)輸出時(shí)鐘信號(hào)進(jìn)行與邏輯，作為最終時(shí)鐘信號(hào)輸出。[0025]本發(fā)明在使用時(shí)，首先，SoC片內(nèi)自產(chǎn)生鎖定信號(hào)，通過計(jì)數(shù)鎖定電路來實(shí)現(xiàn)。計(jì)數(shù)鎖定電路對(duì)SoC片外輸入時(shí)鐘進(jìn)行計(jì)數(shù)，通過無鎖定鎖相環(huán)的鎖定時(shí)間與輸入的外部時(shí)鐘信號(hào)的頻率相乘的結(jié)果獲得鎖相環(huán)鎖定時(shí)計(jì)數(shù)器的計(jì)數(shù)值。如果計(jì)數(shù)值達(dá)到鎖相環(huán)鎖定時(shí)間的對(duì)應(yīng)的比較數(shù)值，則生成片內(nèi)鎖相環(huán)輸出穩(wěn)定指示的鎖定信號(hào)，鎖定信號(hào)為低表示鎖相環(huán)未鎖定，鎖定信號(hào)為高表示鎖相環(huán)已鎖定；其次，設(shè)計(jì)SoC片內(nèi)鎖相環(huán)鎖定信號(hào)輸出時(shí)間可配置，即判定鎖相環(huán)鎖定的計(jì)數(shù)值判定選擇器能夠進(jìn)行配置；第三，鎖定信號(hào)控制計(jì)數(shù)器的計(jì)數(shù)值，鎖定信號(hào)為低時(shí)，計(jì)數(shù)值在每個(gè)輸入時(shí)鐘上升沿自加1，鎖定信號(hào)為高后，計(jì)數(shù)值在每個(gè)時(shí)鐘上升沿自加O，即計(jì)數(shù)值保持不變。第四，由于鎖定信號(hào)與鎖相環(huán)輸出時(shí)鐘信號(hào)采用異步處理，對(duì)鎖定信號(hào)進(jìn)行兩級(jí)同步，第一級(jí)同步采用鎖相環(huán)輸出時(shí)鐘信號(hào)，第二級(jí)同步采用鎖相環(huán)輸出時(shí)鐘信號(hào)的反相；第五，同步后的鎖定信號(hào)與鎖相環(huán)輸出時(shí)鐘信號(hào)進(jìn)行與邏輯，作為最終時(shí)鐘?；谶@樣的結(jié)構(gòu)設(shè)計(jì)，可以實(shí)現(xiàn)SoC片內(nèi)無鎖定指示鎖相環(huán)在時(shí)鐘未穩(wěn)定如SoC片內(nèi)無時(shí)鐘,在時(shí)鐘穩(wěn)定后SoC片內(nèi)為穩(wěn)定完整的時(shí)鐘。本優(yōu)選實(shí)例中將其應(yīng)用于一款兼容SPARC V8結(jié)構(gòu)處理器的SoC中，該SoC使用了本發(fā)明中的無鎖定指示鎖相環(huán)的時(shí)鐘生成電路，使無鎖定指示鎖相環(huán)鎖定后，SoC片內(nèi)生成穩(wěn)定完整的時(shí)鐘，從而保證了 SoC功能的正確性和可靠性。由于本發(fā)明的計(jì)數(shù)鎖定電路和時(shí)鐘輸出電路簡(jiǎn)單，易于集成，且電路中進(jìn)行了低功耗控制，在大規(guī)模SoC下，其增加的面積和功耗可以忽略。
【權(quán)利要求】
1.一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路，其特征在于，包括無鎖定指示鎖相環(huán)，計(jì)數(shù)鎖定電路和時(shí)鐘輸出電路； 所述的計(jì)數(shù)鎖定電路包括計(jì)數(shù)值寄存器(1)，加法器加數(shù)選擇器(2)，加法器(3)，計(jì)數(shù)值選擇器(4)，鎖定寄存器(5)和計(jì)數(shù)值判定選擇器(6);計(jì)數(shù)值寄存器(1)的輸出端輸出計(jì)數(shù)值分別與加法器(3)的第一輸入端、計(jì)數(shù)值判定選擇器(6)的輸入端和計(jì)數(shù)值選擇器(4)的高電平選擇輸入端連接；加法器加數(shù)選擇器(2)的高電平選擇輸入端連接低電平信號(hào)，低電平選擇輸入端連接高電平信號(hào)，輸出端連接加法器(3)的第二輸入端；加法器(3)的輸出端連接計(jì)數(shù)值選擇器(4)的低電平選擇輸入端；計(jì)數(shù)值選擇器(4)的輸出端連接計(jì)數(shù)值寄存器(1)的觸發(fā)端；鎖定寄存器(5)的輸出端輸出鎖定信號(hào)，并分別連接到加法器加數(shù)選擇器(2)的選擇端和計(jì)數(shù)值選擇器(4)的選擇端；計(jì)數(shù)值判定選擇器(6)的輸出端連接鎖定寄存器(5)的觸發(fā)端，選擇端連接鎖定時(shí)間選擇信號(hào)；計(jì)數(shù)值寄存器(1)和鎖定寄存器(5)的時(shí)鐘端分別連接外部時(shí)鐘信號(hào)，復(fù)位端分別連接外部復(fù)位信號(hào)； 所述的時(shí)鐘輸出電路包括同步電路和與邏輯電路；經(jīng)同步電路同步的鎖定信號(hào)與無鎖定指示鎖相環(huán)輸出的鎖相環(huán)輸出時(shí)鐘信號(hào)分別連接到與邏輯電路的輸入端，與邏輯電路的輸出端輸出時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路，其特征在于，計(jì)數(shù)值判定選擇器(6)包括計(jì)數(shù)值比較器組和多路選擇器；計(jì)數(shù)值比較器組連接計(jì)數(shù)值寄存器(1)輸出端輸出的計(jì)數(shù)值，用于計(jì)數(shù)值與設(shè)定的不同比較數(shù)值進(jìn)行數(shù)值比較，當(dāng)計(jì)數(shù)值與比較數(shù)值相等時(shí)，判定結(jié)果為高，否則判定結(jié)果為低；設(shè)定的不同比較數(shù)值分別對(duì)應(yīng)不同的鎖定時(shí)間，多路選擇器的選擇端通過鎖定時(shí)間選擇信號(hào)選擇相應(yīng)計(jì)數(shù)值比較器的結(jié)果。
3.根據(jù)權(quán)利要求1所述的一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路，其特征在于，所述的同步電路包括復(fù)位端分別連接外部復(fù)位信號(hào)的第一級(jí)同步寄存器和第二級(jí)同步寄存器；第一級(jí)同步寄存器的輸入端連接鎖定寄存器輸出端輸出的鎖定信號(hào)，輸出端連接第二級(jí)同步寄存器的輸入端，時(shí)鐘端連接無鎖定指示鎖相環(huán)輸出端輸出的鎖相環(huán)時(shí)鐘信號(hào)；第二級(jí)同步寄存器的輸出端連接與邏輯電路的輸入端，時(shí)鐘端通過反相器連接無鎖定指示鎖相環(huán)輸出端輸出的鎖相環(huán)時(shí)鐘信號(hào)。
4.根據(jù)權(quán)利要求1所述的一種使用無鎖定指示鎖相環(huán)的SoC片內(nèi)時(shí)鐘生成電路，其特征在于，所述的鎖相環(huán)時(shí)鐘輸入端連接外部時(shí)鐘信號(hào)，復(fù)位輸入端連接外部復(fù)位信號(hào)，配置輸入端連接外部配置信號(hào)。
【文檔編號(hào)】H03L7/08GK103986460SQ201410231058
【公開日】2014年8月13日 申請(qǐng)日期:2014年5月28日 優(yōu)先權(quán)日:2014年5月28日
【發(fā)明者】趙翠華, 張洵穎, 張麗娜, 裴茹霞, 楊博, 李紅橋, 肖建青, 婁冕 申請(qǐng)人:中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所