高輸出功率數(shù)模轉(zhuǎn)換系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種數(shù)模轉(zhuǎn)換器(DAC)設(shè)計，其是適合于例如在射頻應(yīng)用中提供高輸出功率的高速DAC。DAC設(shè)計采用了例如具有8個并行DAC和集成電流輸出的并行DAC結(jié)構(gòu)，以提供高和可編程的電流輸出(在某些實施方式中，高達(dá)512毫安或更多)。并行DAC結(jié)構(gòu)減輕了在試圖使用單個DAC輸出高量電流中存在的設(shè)計問題。該DAC設(shè)計進(jìn)一步采用了混合結(jié)構(gòu)，其集成信號鏈用于更可靠的系統(tǒng)。在一些實施例中，該混合結(jié)構(gòu)采用了電流源和開關(guān)的CMOS處理以及GaAs共源共柵級，用于組合輸出以最佳利用兩種技術(shù)的優(yōu)點。結(jié)果是高效率的DAC(可編程的峰值輸出功率高達(dá)29dBm或更多)。
【專利說明】高輸出功率數(shù)模轉(zhuǎn)換系統(tǒng)
[0001] 優(yōu)先權(quán)的數(shù)據(jù)
[0002] 本申請是于2013年8月19日提交的、標(biāo)題為"HIGHOUTPUTPOWER DIGITAL-TO-ANALOGCONVERTERSYSTEM" 的美國臨時申請 61/867, 233 的非臨時申請（代 理人案卷號ACQ165-1-US)。該引用的臨時申請通過引用并入本文。
[0003] 本公開的【技術(shù)領(lǐng)域】
[0004] 本發(fā)明總體上涉及提供數(shù)字-模擬轉(zhuǎn)換器，并且更具體地涉及提供包括多個平行 的數(shù)字-模擬轉(zhuǎn)換器的高輸出功率的數(shù)字-模擬轉(zhuǎn)換器。

【背景技術(shù)】
[0005] 數(shù)模轉(zhuǎn)換器在電子設(shè)備中是無處不在的，其中數(shù)字信號轉(zhuǎn)換成模擬信號，例如，用 于輸出或傳輸。數(shù)模轉(zhuǎn)換器被用于多種應(yīng)用，包括音頻輸出系統(tǒng)和射頻發(fā)射器。對DAC有 無數(shù)種設(shè)計，以及這些設(shè)計可以根據(jù)應(yīng)用和性能要求而有所不同。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明公開了一種數(shù)模轉(zhuǎn)換器（DAC)設(shè)計，其是適合于例如在射頻應(yīng)用中提供高 輸出功率的高速DAC。DAC設(shè)計采用了例如具有8個并行DAC和集成電流輸出的并行DAC結(jié) 構(gòu)，以提供高和可編程的電流輸出（在某些實施方式中，高達(dá)512毫安或更多）。并行DAC 結(jié)構(gòu)減輕了在試圖使用單個DAC輸出高量電流中存在的設(shè)計問題。該DAC設(shè)計進(jìn)一步采用 了混合結(jié)構(gòu)，其集成信號鏈用于更可靠的系統(tǒng)。在一些實施例中，該混合結(jié)構(gòu)采用了電流源 和開關(guān)的CMOS處理以及GaAs共源共柵級，用于組合輸出以最佳利用兩種技術(shù)的優(yōu)點。結(jié) 果是高效率的DAC(可編程的峰值輸出功率高達(dá)29dBm或更多）。

【專利附圖】

【附圖說明】
[0007] 圖1是示出根據(jù)本發(fā)明的一些實施例的數(shù)字-模擬轉(zhuǎn)換器的簡化電路圖；
[0008] 圖2是示出根據(jù)本發(fā)明的一些實施例的數(shù)字-模擬轉(zhuǎn)換器的簡化電路圖；
[0009] 圖3示出根據(jù)本發(fā)明的一些實施例的數(shù)字-模擬轉(zhuǎn)換器的示例性布局；
[0010] 圖4示出根據(jù)本發(fā)明的一些實施例，用于在四個雙數(shù)字-模擬轉(zhuǎn)換器內(nèi)核中接收 并處理輸入單詞的四個陣列單元；
[0011] 圖5示出根據(jù)本發(fā)明的一些實施例的高輸出功率DAC系統(tǒng)的示意系統(tǒng)圖；以及
[0012] 圖6示出根據(jù)本發(fā)明的一些實施例的另一個高輸出功率的DAC系統(tǒng)的示例性系統(tǒng) 圖。

【具體實施方式】
[0013] 發(fā)射器是通過線路或通過空中發(fā)送信號以允許遠(yuǎn)程設(shè)備相互通信的電子電路。發(fā) 送器被用在許多電子設(shè)備中，諸如基站、廣播基礎(chǔ)設(shè)施設(shè)備、移動設(shè)備、無線電設(shè)備、以及被 配置為發(fā)送信號至另一電子設(shè)備的任何實際上任何電子設(shè)備。典型地，數(shù)字系統(tǒng)生成要傳 達(dá)的數(shù)字信息，以及發(fā)射器被提供在數(shù)字系統(tǒng)和在其上傳送信息的介質(zhì)之間。發(fā)射機(jī)將來 自數(shù)字系統(tǒng)的數(shù)字信息（例如，在數(shù)字信號中）轉(zhuǎn)換成適合于在介質(zhì)上傳輸?shù)哪M信號。例 如，射頻發(fā)射器可將基帶上的數(shù)字信號轉(zhuǎn)換成適合于在射頻域傳輸?shù)哪M信號。在一些情 況下，發(fā)射器與作為收發(fā)器的一部分的接收器相結(jié)合。
[0014] 通常，射頻（RF)發(fā)射器可以包括用于攜帶數(shù)據(jù)的數(shù)字信號源，用于將數(shù)字信號源 轉(zhuǎn)換為模擬信號的數(shù)字-模擬轉(zhuǎn)換器（DAC)，和用于在通過空中或電纜發(fā)送信號之前放大 模擬信號的功率放大器。隨著移動設(shè)備變得無處不在，提供非常有效的射頻發(fā)射機(jī)和基站 的需要也上升了。提高射頻（RF)發(fā)射器的效率是在RF設(shè)計的主要目標(biāo)之一。
[0015] 在一些RF設(shè)計中，DAC的輸出功率對于確保DAC以及功率放大器的高效率是重要 的。DAC和功率放大器的更高效率可以提高性能并降低成本。功率等于電壓和電流的乘積， 以及增加DAC的電壓和電流不是簡單的任務(wù)。在提供高功率輸出的DAC的硬件中存在著挑 戰(zhàn)。更多的挑戰(zhàn)存在于確保具有高輸出功率的DAC是可靠的并能產(chǎn)生高質(zhì)量的模擬輸出 (具有較少噪聲）。當(dāng)DAC用于數(shù)字預(yù)失真（DPD)系統(tǒng)中尤其如此，當(dāng)DAC具有較少的隨機(jī) 誤差時它通常執(zhí)行得更好。
[0016] 在射頻系統(tǒng)中使用的常規(guī)發(fā)射器DAC患有漏極效率問題（通常小于1%)。此外， 一些發(fā)射器DAC通常具有20mA至30mA的低輸出電流（以及具有相對較低的功率）。隨 著發(fā)射系統(tǒng)持續(xù)要求更高的容量和帶寬，對于具有功率高效的高功率發(fā)射機(jī)DAC的需求上 升。為此，并不是依賴于使用單個DAC提供高電流輸出（其可以是不可靠的），本發(fā)明公開 了一種包括多個平行DAC核心的DAC。這些DAC內(nèi)核可以集成產(chǎn)生高量的輸出電流并提供 各種設(shè)計優(yōu)勢。
[0017] 在一些實施例中，本發(fā)明涉及到包括四個、六個或八個（或甚至更多）并行DAC核 心的DAC系統(tǒng)。根據(jù)本公開的一個方面，相同的輸入字可被提供作為并行DAC核心的數(shù)字 輸入信號，以及DAC核心的輸出可以被組合以提供聚合的模擬輸出。根據(jù)另一個方面，所述 DAC的輸出被放大并在共源共柵級中組合在一起。共源共柵級可包括直接連接到八個并行 DAC核心的八個個（或更多）的平行共源共柵。共源共柵級可包括功率組合網(wǎng)絡(luò)以在共源 共柵的輸出組合輸出功率。本公開進(jìn)一步描述了設(shè)計的特點，其解決了在包含并行DAC的 布局中出現(xiàn)的熱穩(wěn)定性和定時偏斜的問題。
[0018] 該架構(gòu)提供了一種結(jié)合了兩種不同的處理技術(shù)的混合且集成的結(jié)構(gòu)，一種技術(shù)用 于并行DAC結(jié)構(gòu)以產(chǎn)生高電流輸出，而另一種技術(shù)用于將共源共柵級以產(chǎn)生高電壓輸出。 具體而言，DAC通過在多芯片模塊（MCM)上結(jié)合互補金屬氧化物半導(dǎo)體（CMOS)處理和高擊 穿電壓化合物半導(dǎo)體（例如，砷化鎵（GaAs))而在轉(zhuǎn)換器設(shè)計中集成功率電子。
[0019] 概括地說，并行DAC核心可以使用如下中的任何一個或多個構(gòu)建：互補金屬氧化 物半導(dǎo)體（CMOS)技術(shù)、雙極互補金屬氧化物半導(dǎo)體（BiCMOS)、硅絕緣體上（SOI)或任何其 它合適的材料。共源共柵級可以采用如下的任何一個或多個構(gòu)建：砷化鎵（GaAs)共源共柵 和/或氮化鎵（GaN)共源共柵，或使用任何其他合適的材料制成的共源共柵。
[0020] 在細(xì)線CMOS處理中產(chǎn)生并切換電流是功率高效且快速的，但晶體管上的電壓擺 動是有限的。亞微米CMOS處理的另一個優(yōu)點是可集成在合理的功率/面積需求的數(shù)字信 號處理量。GaAs共源共柵級的高擊穿電壓可實現(xiàn)高輸出擺動，并同時限制在CMOSDAC上的 電壓。因此，所得到的DAC合并CMOS中的電流導(dǎo)引DAC核心以及GaAs中的共源共柵輸出 驅(qū)動級以最佳地利用這兩種技術(shù)的優(yōu)點。在DAC中將信號生成功能和功率放大功能集成在 一起允許設(shè)計者設(shè)計使用DAC的更大功率并從而提高性能。
[0021] 其結(jié)果是具有高輸出功率和高漏極效率的DAC系統(tǒng)。在一些應(yīng)用中（例如，取決 于輸出功率的要求），DAC系統(tǒng)的高輸出功率可不需要具有RF發(fā)射器中的功率放大器，或減 輕在該RF發(fā)射器中具有極高增益的功率放大器的需要，從而大大簡化了射頻發(fā)射機(jī)的整 體設(shè)計。此外，DAC級和共源共柵級的組合系統(tǒng)提供的信號鏈的更加無縫的集成，這增加了 諸如穩(wěn)定性、更小的尺寸、更低的成本、更高的性能以及更高的功率效率的優(yōu)勢。
[0022] 集成RF發(fā)射器的發(fā)射路徑的信號生成和功率部分是朝著沿信號鏈實現(xiàn)高層次集 成的重要步驟。為了在射頻（RF)DAC中高效地產(chǎn)生高輸出功率存在許多挑戰(zhàn)以及技術(shù)困 難。本公開的實施方案旨在實現(xiàn)高輸出功率和高漏極效率并同時克服這些困難。
[0023] 平行DAC結(jié)構(gòu)
[0024] 圖1是示出根據(jù)本發(fā)明的一些實施例的數(shù)字-模擬轉(zhuǎn)換器（系統(tǒng)）的簡化電路圖。 該DAC系統(tǒng)100包括八個并行DAC核心102a-h。每個DAC核心可使用合適的CMOSDAC電 路（諸如所示的）實施，該電路徑配置以接收數(shù)字信號輸入編碼，并輸出一對差分信號（例 如，最右邊DAC核心的ip〈0>，in〈0>)。雖然示出八個DAC核心，可以想到的是其它數(shù)量的 DAC核心也可以使用，其中DAC系統(tǒng)（或DAC系統(tǒng)的DAC級）可以包括在DAC系統(tǒng)的硬件布 局中被復(fù)制的多個DAC核心結(jié)構(gòu)。例如，可以設(shè)想在DAC系統(tǒng)中提供2、4、6、8、10、12、14、 16、18、20、22、24(等）個0六(：核心。
[0025] 有利的是，當(dāng)由八個獨立并行DAC核心共同而不是由單個DAC核心提供高輸出電 流時，DAC硬件部分的設(shè)計要求可放寬（即，對于單獨DAC的設(shè)計要求）。不僅設(shè)計要求可 適當(dāng)放寬，當(dāng)結(jié)合輸出時并行DAC核心的疊加效應(yīng)提供了高（聚合）電流輸出。因此，DAC 系統(tǒng)能提供高輸出功率，并同時保持在每個并行DAC核心的效率和可靠性。
[0026] 在一個實施例中，相同的輸入代碼被提供給每個并行DAC核心，以及來自并行DAC 的輸出可以在輸出端組合以產(chǎn)生高（聚合）電流輸出，用于提供高功率輸出的DAC。每個 DAC可以具有可編程的電流輸出，其中每個DAC核心可產(chǎn)生超過32毫安，并在某些情況下 可達(dá)64毫安。值得注意的是，這種范圍的電流超過了市場上現(xiàn)有的DAC核心。在某些情況 下，每個DAC核心可產(chǎn)生40或更多暈安并商達(dá)64暈安，或50或更多暈安并商達(dá)64暈安。
[0027] 當(dāng)八個并行DAC核心的輸出被組合或聚合時，DAC系統(tǒng)可以產(chǎn)生具有超過256毫安 并達(dá)512毫安的模擬輸出信號。與不使用并行DAC核心（產(chǎn)生大致最大為30毫安）或少 于八個并行DAC核心的DAC相比，DAC系統(tǒng)可以有利地產(chǎn)生50毫安或以上并達(dá)512毫安、75 毫安或以上并高達(dá)512毫安、100毫安或以上并高達(dá)512毫安、200毫安或以上并高達(dá)512 暈安、300暈安或以上并商達(dá)512暈安、或400暈安或以上并商達(dá)512暈安。進(jìn)一步需要注 意，使用八個并行DAC核心的該DAC系統(tǒng)的電流范圍產(chǎn)生市場還沒有見過的大量電流。雖 然在一些情況下，單個DAC核心可以被配置為產(chǎn)生高的電流。但在該DAC核心中，靜態(tài)和定 時匹配、熱穩(wěn)定性等成為巨大的設(shè)計挑戰(zhàn)。在一些實施例中，具有四個或更多的平行DAC核 心的DAC系統(tǒng)可以通過產(chǎn)生從100毫安到3安、從100毫安到3安、從500毫安到3安等的 不同輸出電流范圍而最佳地操作。單個DAC核心產(chǎn)生該高輸出電流電平是不實際的。不僅 DAC系統(tǒng)能產(chǎn)生高電流輸出，而且每個DAC核心的可編程性向高度靈活的DAC系統(tǒng)提供了高 功率輸出。
[0028] 集成并行DAC可以解決通信基礎(chǔ)設(shè)施段和無線基礎(chǔ)設(shè)施段，諸如電纜調(diào)制解調(diào)器 終端系統(tǒng)（CMTS)、分布式天線系統(tǒng)網(wǎng)絡(luò)、微小區(qū)基站等。不同的輸出功率電平被各種應(yīng)用所 需要，其范圍可從約20dBm到約40dBm。因此，輸出功率或輸出電流的要求是一個關(guān)鍵的參 數(shù)。在本發(fā)明中所描述的具有平行DAC結(jié)構(gòu)的DAC系統(tǒng)可以有利地實現(xiàn)以滿足不同的輸出 功率的要求。
[0029] 共源共柵級
[0030] 和集成的并行DAC核心一起，共源共柵級經(jīng)提供以實現(xiàn)更好的性能并滿足廣泛的 應(yīng)用所要求的各種輸出功率需求。在一些實施例中，共源共柵級104被提供在的DAC系統(tǒng) 100中。共源共柵級可以承受較大的電壓擺動，這也使得DAC系統(tǒng)100實現(xiàn)更高的功率輸 出。共源共柵級可包括八個并行的共源共柵，它們直接連接到八個并行DAC核心的（差分） 輸出。共源共柵的輸出可以在共源共柵級中的功率合成網(wǎng)絡(luò)中結(jié)合起來以有效地組合并放 大來自八個并行DAC核心的輸出，用于提供聚合（高電流和高電壓）的模擬輸出（表示為 圖1中的"outp"和"outn"，圖1示出生成差分聚合模擬輸出的實施例）。
[0031] 在一些實施例中，采用CMOS技術(shù)（例如，65nmCMOS技術(shù)）制造八個并行DAC核 心，以及共源共柵級包括基于GaAs的共源共柵。其結(jié)果是使用混合方法制造的芯片。GaAs 的高分解電壓可實現(xiàn)高輸出電壓擺動，這對于電壓放大是有利的，因為當(dāng)對并行DAC核心 使用65nmCMOS技術(shù)時八個平行的DAC僅限于I. 3V。同時，CMOS技術(shù)提供了非常的功率高 效且快速的電流生成和切換。通過提供源共柵級，整體DAC系統(tǒng)100能提供高電壓和高電 流輸出，并通過限制并行DAC核心的電壓擺動到適當(dāng)水平而確保CMOSDAC核心的可靠性。 提供充分利用（Ieverage)CMOS和GaAs技術(shù)的優(yōu)點的兩級放大處理，多芯片模塊可用于集 成并行DAC核心和共源共柵級。
[0032] DAC核心和共源共柵級之間的接口
[0033] 圖2是示出根據(jù)本發(fā)明的一些實施例的數(shù)字-模擬轉(zhuǎn)換器（系統(tǒng)）的簡化電路 圖。為了將DAC核心202直接連接到共源共柵級204,互連網(wǎng)絡(luò)206或者跡線網(wǎng)絡(luò)可經(jīng)提供 以利用每個DAC核心的單獨跡線而將DAC核心的輸出連接到共源共柵級。例如，八個并行 DAC核心可具有八個差分輸出對（或十六個差分輸出），以及八個共源共柵可以具有八個差 分輸入對（或十六個差分輸入）。通過互連網(wǎng)絡(luò)206中的十六個跡線（跡線組成的網(wǎng)絡(luò)）， DAC核心直接連接到共源共柵。
[0034] 當(dāng)設(shè)計諸如圖1所示的DAC系統(tǒng)時，在DAC核心的輸出出現(xiàn)的瞬態(tài)電流的過沖是 要考慮的多個問題之一。在每個數(shù)據(jù)轉(zhuǎn)換的時刻（當(dāng)輸入數(shù)據(jù)轉(zhuǎn)換的時刻），大的瞬時電流 出現(xiàn)在DAC核心的輸出。來自DAC核心的電流源單元的切換瞬時電流可在DAC輸出相加在 一起。具體而言，當(dāng)輸出跡線具有較大的寄生電感時，切換瞬時電流可產(chǎn)生巨大的過沖。過 沖可導(dǎo)致DAC核心中開關(guān)的漏極電壓超過DAC核心中CMOS晶體管的兼容范圍。當(dāng)漏極電 壓過低時，它可以限制電流源的正常運行。當(dāng)漏極電壓過高時，漏極電壓可以超過在CMOS 中所允許的最大工作電壓并引起DAC核心中的可靠性問題。因此，嚴(yán)格的設(shè)計約束被施加 給輸出跡線以保證輸出跡線的電感較低，以避免瞬時電流的巨大過沖。
[0035] 通過提供單獨的跡線以將DAC核心的輸出連接到共源共柵級的輸入，每對輸出的 瞬時電流可以減小，從而減少了關(guān)于電感緩解的疊層復(fù)雜性。跡線的寬度和長度和跡線之 間的間距確定了互連網(wǎng)絡(luò)的寄生電感，并因而直接影響系統(tǒng)的性能。通過每個跡線攜帶較 低電流（相對于在DAC核心攜帶較大電流相比），施加在跡線上的約束放松了并提供了更大 的設(shè)計自由度。通過使用多個DAC核心并為每個這些DAC核心使用單獨的跡線，輸出跡線 上的瞬時電流可對于單獨的跡線有效地（并更容易地）降低，從而使得優(yōu)化共源共柵系統(tǒng) 的疊層互連網(wǎng)絡(luò)設(shè)計。
[0036] 當(dāng)提供1?電流輸出系統(tǒng)時電遷移是需要考慮的另一個問題。具體而目，1?電流系 統(tǒng)中的電遷移可靠性是關(guān)鍵的可靠性問題并可對設(shè)計施加限制因素。通過實施具有高達(dá)64 暈安的電流輸出的DAC核心，而不是具有1?達(dá)512暈安的電流輸出的單個DAC，設(shè)計要求是 放松的。通過將DAC核心直接連接到共源共柵級，可以避免在CMOS技術(shù)上引入高電流（例 如，512毫安）的困難，并因此減輕CMOS設(shè)備的熱應(yīng)力的問題。例如，較窄的金屬寬度和更 少的金屬層疊足以提供跡線網(wǎng)絡(luò)的可行設(shè)計。寬松的限制極大地簡化了芯片的物理實現(xiàn)， 并幫助確保系統(tǒng)的長期可靠性。
[0037] 將DAC核心直接連接到共源共柵級的設(shè)計避免在DAC核心的輸出結(jié)合來自DAC核 心的輸出（功率）。因為功率組合網(wǎng)絡(luò)在共源共柵級的輸出被更好地提供，來自DAC核心的 輸出功率（相反）在共源共柵級結(jié)合。實際上，功率組合網(wǎng)絡(luò)從DAC輸出中移除并置于級聯(lián) 級，從而減輕功率組合網(wǎng)絡(luò)可施加于DAC的設(shè)計約束。輸出功率組合網(wǎng)絡(luò)通常需要足夠的 電流驅(qū)動能力、最小的基波功率損失和較寬的帶寬。優(yōu)選地，輸出功率組合網(wǎng)絡(luò)可以結(jié)合功 率輸出而不限制DAC核心的動態(tài)性能。對于在DAC核心的輸出組合高電流的常規(guī)設(shè)計中， 輸出負(fù)載需要足夠小以保持在DAC的輸出的低電壓擺幅，但同時足夠大以實現(xiàn)期望的輸出 功率。競爭的因素會導(dǎo)致設(shè)計上的折衷，從而限制系統(tǒng)的最大輸出功率。
[0038] 通過從DAC的輸出取出功率組合網(wǎng)絡(luò)，DAC核心具有更少的輸出電流，以及施加于 DAC的輸出負(fù)載的要求放松了。例如，在GaAs雙極結(jié)型晶體管（BJT)的發(fā)射極的電壓擺幅 可以保持較低，這對于DAC設(shè)計是有利的。高輸出電壓擺幅在GaAs共源共柵級的集電器是 可用的，允許進(jìn)一步的優(yōu)化以滿足高輸出功率的目標(biāo)。這也允許DAC設(shè)計的更大的振幅/ 相位/定時設(shè)計的靈活性。在設(shè)計中提供兩種不同的處理技術(shù)分離在每級的設(shè)計要求。此 夕卜，從DAC核心的輸出去除功率組合網(wǎng)絡(luò)允許使用不同的處理藝技術(shù)以更好的滿足功率組 合網(wǎng)絡(luò)的需求，并因此獲得這兩種技術(shù)的優(yōu)勢。
[0039]雙DAC結(jié)構(gòu)
[0040] 圖3示出根據(jù)本發(fā)明的一些實施例的數(shù)字-模擬轉(zhuǎn)換器（或在DAC系統(tǒng)中的數(shù) 字-模擬轉(zhuǎn)換器級階段）的示例性布局。設(shè)計包括許多并行DAC核心的DAC級的硬體配置 可以很復(fù)雜。簡化DAC級的設(shè)計的一種方法是組合/結(jié)合平行的DAC核心，并復(fù)制分組的 DAC核心，用于在DAC級中的所需數(shù)量的并行DAC核心。
[0041] 在一些實施例中，八個并行DAC核心被分組到四個雙DAC結(jié)構(gòu)（雙DAC302a、 302b、303c、302d)，作為成對的兩個并行DAC核心。每個DAC核心/結(jié)構(gòu)包括電流源的陣列 (示為圖3中的"電流陣列"）、切換池（示為圖3中的"切換池"）和切換驅(qū)動器（示為圖 3中的"切換池"）。此外，并行DAC核心可包括DAC解碼器（示為圖3中的"DAC解碼器"） 和高速多路轉(zhuǎn)換器（示為圖3中的"高速多路復(fù)用器"）。如果并行DAC核心被分組在一起 并如果相同的輸入字被提供給每一個并行DAC核心，DAC解碼器和/或高速多路轉(zhuǎn)換器可 在每對DAC核心之間結(jié)構(gòu)上共孚，以減少設(shè)計的復(fù)雜性、減輕熱應(yīng)力并提1?效率。
[0042] 當(dāng)在DAC系統(tǒng)中有許多DAC核心時，熱應(yīng)力可引起人們的關(guān)注。特別是，用于每個 并行DAC核心的電流源陣列、切換池和切換驅(qū)動器往往在操作期間非常熱。由于金屬和環(huán) 繞材料之間的熱膨脹系數(shù)有所不同，模具上的熱應(yīng)力可導(dǎo)致金屬連接斷裂或故障，從而導(dǎo) 致性能下降，以及在某些情況下設(shè)備的致命故障。在高輸出功率的DAC系統(tǒng)中產(chǎn)生的熱量 可以沿著多條路徑散熱，其中之一是從芯片表面通過凸點到疊層。該芯片的散熱性能從而 也顯著影響層壓材料的熱穩(wěn)定性。為了改善散熱性能，在電流源陣列、切換池和切換驅(qū)動器 (被示為圖3中的八個平行和分段的結(jié)構(gòu)）中的（塊狀和熱）晶體管被布置/定位在每個 雙DAC的硬件布局的外部區(qū)域中。由晶體管產(chǎn)生的熱量因而更均勻地分布在DAC300系統(tǒng) 的硬件布局/芯片面積中，以提高芯片的熱性能，從而達(dá)到足夠的可靠性。此外，該設(shè)計避 免了局部發(fā)熱或避免了設(shè)備的熱點。
[0043] 單元的倒裝或互補棑序
[0044] 在一些實施例中，為了減少定時偏差和漸變的影響，間隔的雙DAC可以被倒裝或 在布局中進(jìn)行補充。舉例來說，DAC系統(tǒng)300可以具有配置/分組為四個雙DAC結(jié)構(gòu)302a、 302b、303c、302d的八個并行DAC核心，間隔的雙DAC(雙DAC302b、302d)被倒裝或與布局 中相鄰的雙DAC進(jìn)行互補。在硬件配置的塊級視圖中，每個雙DAC具有N個單元，用于接收 和/或處理數(shù)字輸入字的N位（一個單元用于接收/處理一位,例如,從DAC系統(tǒng)300的頂 部到底部或一側(cè)到到另一側(cè)配置），以及在DAC系統(tǒng)中的硬件在N個單元之間路由數(shù)字輸入 字中的N位，其中N位以特定順序配置在布局中（其不是從最高有效位到最低有效位的自 然順序）。與布局相關(guān)的特定順序可以相對于下一個/相鄰雙DAC翻轉(zhuǎn)或與接下來/相鄰 雙DAC進(jìn)行補充。也可以在平行的DAC核心層（而不是在雙DAC層），提供了該功能：提供 定時偏移和梯度影響的減少，其中對于平行的DAC核心，所述N單元的排序可倒裝或與接下 來/平行的DAC核心進(jìn)行補充。
[0045] 一般來說，在開關(guān)單元之間的時鐘定時歪斜可導(dǎo)致開關(guān)瞬變中的錯配。來自開關(guān) 瞬態(tài)的誤配的錯誤總結(jié)為非線性項并可導(dǎo)致扭曲。在一些實施例中，時鐘信號從系統(tǒng)的底 部分布，以及間隔的雙DAC(例如，雙DAC302b、302d)可以上下顛倒翻轉(zhuǎn)（雙DAC中的單元 在布局中以相反順序布置）或下一個/相鄰的雙DAC相互補充以補償分段/定時偏移。以 這種方式，數(shù)字輸入字中的相同位被提供給單元，該單元在間隔雙DAC中的單元陣列的頂 部以及在其他雙DAC的另一單元陣列的底部。通過翻轉(zhuǎn)下一個/相鄰雙DAC的順序或配置 具有互補順序的下一個/相鄰雙DAC，時序偏移所產(chǎn)生的問題可被平均化或減輕，以及實施 時鐘樹結(jié)構(gòu)的需要可被避免，因此使得硬件布局更容易并同時減輕電流密度的問題。參考 圖4進(jìn)一步解釋詳細(xì)的示例。
[0046] 在硬件配置中，N個單元可被布置為單元陣列（布置成彼此相鄰的硬件布局，例 如，從頂部到底部，如圖3和4所示）用于接收/處理以特定順序配置的N位。當(dāng)下一個/ 相鄰雙DAC的順序關(guān)于雙DAC在布局中倒裝時，下一個/相鄰雙DAC中的N單元陣列處理 的N位的順序/配置相關(guān)于雙DAC中的順序進(jìn)行反轉(zhuǎn)。換句話說，用于接收/處理N位的 雙DAC的N個單元陣列中的DAC解碼器、切換驅(qū)動器以及電流源陣列與接下來的/相鄰雙 DAC的順序相比以相反的順序配置。當(dāng)雙DAC的順序與接下來/相鄰雙DAC互補時，在下一 個/相鄰雙DAC中的N個單元的陣列處理的N位的順序/配置相關(guān)于雙DAC的順序互補或 平衡（以減少定時偏差和漸變效果）。換句話說，用于接收/處理N位的雙DAC的N個單元 陣列中的DAC解碼器、切換驅(qū)動器以及電流源陣列以互補由下一個/相鄰DAC使用的順序 的順序進(jìn)行配置。
[0047] 根據(jù)一個方面，每個雙DAC的硬件布局具有N個單元的陣列，用于接收和處理數(shù) 字輸入字的N位。對于間隔的雙DAC，N個單元陣列接收并處理以N位的第一順序配置的N 位。例如，（圖3和圖4的）"雙DAC的普通版本"具有N個單元的陣列，用于接收/處理以 第一順序配置的N位。對于其他雙DAC，例如，（圖3和4的）"雙DAC的翻轉(zhuǎn)/互補版本" 或"雙DAC的普通版本"的下一個/相鄰雙DAC，N個單元的陣列接收并處理以N位的第二 順序配置的N位。第一順序和第二順序以該方式互補，以允許位更均勻的整體分布。在一 些實施例中，第二順序是第一順序的逆順序。
[0048] 根據(jù)另一個方面，每個并行DAC核心的硬件布局具有N個單元，用于接收和處理數(shù) 字輸入字的N位。對于間隔的并行DAC核心，N個單元的陣列接收并處理以N位的第一順 序配置的N位。例如，間隔的平行DAC核心，例如，并行DAC核心的普通版本具有N個單元， 用于接收/處理以第一順序配置的N位。對于其他并行DAC核心，例如，并行DAC核心的普 通版本接下來/相鄰的并行DAC核心，N個單元的陣列接收并處理以N位的第二順序配置 的N位。第一順序和第二順序以該方式互補，以允許位更均勻的整體分布。在一些實施例 中，第二順序是第一順序的逆順序。
[0049] 單元的系統(tǒng)化排序
[0050] 圖4示出根據(jù)本發(fā)明的一些實施例，用于接收和處理在四個雙數(shù)字-模擬轉(zhuǎn)換器 (DAC)核心中配置的輸入字的四個單元陣列。在這個例子中，每個雙DAC是分段DAC，用于 處理最低有效位的X個數(shù)字以及最高有效位的Y個數(shù)字。數(shù)字輸入字（通過硬件路由）中 N位的系統(tǒng)化排序可經(jīng)提供到以根據(jù)/排列特定順序的N個單元的陣列，以最小化定時偏斜 和/或漸變的效果。
[0051] 在一些實施例中，每個雙DAC硬件布局具有X+Y個單元的陣列，用于接收和處理例 如從頂部到底部配置的X個最低有效位和Y個最高有效位。一個或多個如下方面可用于位 的系統(tǒng)化排序中。
[0052] 根據(jù)數(shù)字輸入字中位的系統(tǒng)化排序的一個方面，考慮包括頂部部分、中間部分和 底部部分的X+Y個單元的陣列。單元陣列的頂部部分和底部部分被認(rèn)為外部部分或接近 DAC系統(tǒng)的硬件布局的邊緣。為了減輕邊緣效應(yīng)、來自相鄰信道的影響以及其他因素，用于 接收和處理最低有效位的單元被分布在頂部部分和底部部分。換句話說，至少一些或所有 的X個最低有效位（較低性能的關(guān)鍵位，顯示為"ilsbO"，... "ilsb8"）被分布在單元陣列 的頂部。用于接收和處理數(shù)字輸入字（更高性能的關(guān)鍵位，顯示為"imSb0"，..."imsb30"） 的最高有效位的單元分布在中間部分。換句話說，至少一些或所有的Y個最高有效位被分 布在單元陣列的中間部分。
[0053] 為了更均勻地分布位的配置和順序，N位的順序可以通過根據(jù)位的位置以升序 排列的偶數(shù)位置的位（例如，ilsbO、ilsb2、ilsb4、ilsb6、ilsb8、imsbO、imsbO、imsb2、 imsb4，. . .imsb30)，以及根據(jù)位的位置以降序排列的奇數(shù)位置的位（例如，imsb29、 imsb27、imsb25、imsb23、imsb21, · · ·imsb3、imsbl、ilsb7、ilsb5、ilsb3、ilsbl)進(jìn)行定義。
[0054] 升序排列的位的配置可出現(xiàn)在單元陣列的連續(xù)部分中，其中N位的順序可以通過 根據(jù)N個單元陣列的連續(xù)部分的位的位置以升序排列的偶數(shù)位置的至少某些位和根據(jù)N個 單元陣列的相同連續(xù)部分的位的位置以降序排列的奇數(shù)位置的至少某些位進(jìn)行定義。
[0055] 為了提供N位的更均勻分布的順序，偶數(shù)位置的某些位可以在配置上與奇數(shù)位置 上的一些位交錯排列。換句話說，按升序排列的偶數(shù)位置上的至少一些位被設(shè)置成每隔一 位，以及以降序排列的奇數(shù)位置上的至少一些位被另一位（在單元陣列的連續(xù)部分中）。例 如，Y個最高有效位可以根據(jù)如下順序配置：其中偶數(shù)位置的位被設(shè)置為每隔一（一）位， 以及奇數(shù)位置的位被配置成其他位。
[0056] 在一些實施例中，交織在升序的偶數(shù)位置的位和降序的奇數(shù)位置的位可發(fā)生在單 元陣列的連續(xù)部分（例如，中間部分的一部分或中間部分的全部），其中N位的順序通過以 升序的偶數(shù)位置的至少某些位（被配置為N個單元的陣列的連續(xù)部分的按序的每隔一位） 以及以降序的奇數(shù)位置的至少某些位（作為用于N個單元的陣列的連續(xù)部分的按序的其他 位）進(jìn)行定義。
[0057] 如下不出表不上述各方面的表格，表不根據(jù)一個特定實施例雙DAC的輸入位的系 統(tǒng)化排序（排序1)，以便緩解雙DAC的布局中的定時歪斜和漸變效果。注意，在圖4所示的 實施例中，雙DAC在示例性排序1和示例性排序1的反轉(zhuǎn)本本之間交替。
[0058] 示例性排序1

【權(quán)利要求】
1. 一種數(shù)字-模擬轉(zhuǎn)換器（DAC)，該DAC包括： M個并行DAC核心，其中： M是大于或等于4的整數(shù)； 每個DAC核心將數(shù)字輸入信號轉(zhuǎn)換為模擬輸出信號；和 相同的輸入數(shù)字字被提供作為所述多個并行DAC核心的數(shù)字輸入信號；以及 共源共柵級，直接連接到所述M個并行DAC核心的輸出，用于組合M個并行DAC核心的 輸出，以提供總的模擬輸出。
2. 根據(jù)權(quán)利要求1所述的DAC，其中，M大于或等于8。
3. 根據(jù)權(quán)利要求1所述的DAC，其中： M個并行DAC核心是使用下列的任何一種或多種構(gòu)建：互補金屬氧化物半導(dǎo)體（CMOS) 技術(shù)、雙極互補金屬氧化物半導(dǎo)體（BiCMOS)以及硅-絕緣體（SOI);以及 共源共柵級包括砷化鎵（GaAs)共源共柵和/或氮化鎵（GaN)共源共柵。
4. 根據(jù)權(quán)利要求1所述的DAC，其中： 共源共柵級包括M共源共柵，每個直接通過跡線網(wǎng)絡(luò)連接到對應(yīng)的并行DAC核心。
5. 根據(jù)權(quán)利要求1所述的DAC，其中： M個并行DAC核心包括M個差分輸出對或2M個差分輸出； M個共源共柵包括M個差分輸入對或2M個差分輸入；以及 并行DAC核心的M個差分輸出對或2M個差分輸出通過跡線網(wǎng)絡(luò)分別直接連接到共源 共柵的M個差分輸入對或2M個差分輸出。
6. 根據(jù)權(quán)利要求2所述的DAC，其中： 在8位并行DAC核心分為對2并行DAC轉(zhuǎn)換成4個雙功能的DAC在DAC的硬件布局。
7. 根據(jù)權(quán)利要求6所述的DAC，其中： 每個8位并行DAC包括⑴電流源陣列，以及⑵切換和切換驅(qū)動器的池；和 (1)電流源陣列和（2)切換和切換驅(qū)動器的池在DAC的硬件布局中被配置為4個雙DAC 的外部區(qū)域。
8. 根據(jù)權(quán)利要求6所述的DAC，其中： 每個雙DAC包括DAC解碼器和高速多路轉(zhuǎn)換器；和 DAC解碼器和高速多路轉(zhuǎn)換器在各個雙DAC的兩個平行的DAC之間共享。
9. 根據(jù)權(quán)利要求6所述的DAC，其中： 每兩個相鄰的雙DAC硬件布局被翻轉(zhuǎn)，以補償定時偏移和/或梯度。
10. 根據(jù)權(quán)利要求6所述的DAC，進(jìn)一步包含： 具有N個單元陣列的每個雙DAC的硬件布局，用于接收和處理以N位的特定順序配置 的數(shù)字字的N位；和 N個單元陣列處理的N位的特定順序交替用于常規(guī)順序和顛倒順序之間。
11. 根據(jù)權(quán)利要求6所述的DAC，其中： 具有X+Y個單元的陣列的每個雙DAC的硬件布局，用于接收和處理X個最低有效位和 Y個最1?有效位； X+Y單元的陣列包括布置在所述硬件布局的頂部部分、中間部分、以及底部部分； 用于接收和處理最低有效位的單元被分配在頂部和底部部分；以及 用于接收和處理數(shù)字輸入字的最高有效位的單元被分配在中間部分。
12. 根據(jù)權(quán)利要求6所述的DAC，其中： 每個雙DAC的硬件布局具有N個單元的陣列，用于接收和處理數(shù)字輸入字的N位； 對于每隔一個的雙DAC，N個單元陣列接收和處理以N位的第一順序配置的N位； 對于其它雙DAC，N單元陣列接收和處理以N位的第二順序配置的N位；和 其中所述第二順序互補所述第一順序。
13. 根據(jù)權(quán)利要求12所述的DAC，其中： N位的第一順序通過N個單元陣列的連續(xù)部分根據(jù)位的位置以升序配置的偶數(shù)位置的 至少某些位和N個單元陣列的連續(xù)部分根據(jù)位的位置以降序配置的奇數(shù)位置的至少某些 位定義。
14. 根據(jù)權(quán)利要求12所述的DAC，其中： N位的第一順序通過配置為N個單元陣列的至少連續(xù)部分以第一順序配置為每隔一位 的以升序在偶數(shù)位置的至少一些位，以及作為N個單元陣列的連續(xù)部分以第一順序的其他 位的以降序的至少一些位進(jìn)行定義。
15. 根據(jù)權(quán)利要求1所述的DAC，其中： DAC產(chǎn)生具有256毫安到512毫安之間電流的模擬輸出信號。
16. 根據(jù)權(quán)利要求1所述的DAC，其中： DAC產(chǎn)生具有512毫安到3安培之間電流的模擬輸出信號。
17. -種數(shù)字-模擬轉(zhuǎn)換器（DAC)系統(tǒng)，用于將數(shù)字輸入信號轉(zhuǎn)換為模擬輸出信號，所 述DAC系統(tǒng)包括： DAC級，其包括M個并行DAC核心，其中M等于或大于4 ; 包括M個并行的共源共柵的共源共柵級，所述共源共柵連接到八個并行DAC核心的輸 出端，共源共柵級被配置為放大和組合M個并行DAC核心的輸出，其中DAC級中DAC核心的 輸出以及共源共柵級中共源共柵的輸入通過跡線網(wǎng)絡(luò)直接相連；和 預(yù)失真處理器，用于（1)提供非線性的反轉(zhuǎn)到DAC級和/或共源共柵級的輸入，以補償 DAC級和/或共源共柵級的非理想誤差和/或（2)還原理想波形，以補償存在于DAC級和/ 或共源共柵級的非理想誤差。
18. 根據(jù)權(quán)利要求17所述的DAC系統(tǒng)，其中，所述M大于或等于8。
19. 根據(jù)權(quán)利要求17所述的DAC系統(tǒng)，其中，所述數(shù)字預(yù)失真處理器是開環(huán)數(shù)字預(yù)失真 處理器。
20. -種用于提供有限脈沖響應(yīng)濾波器（FIR)的裝置，該裝置包括： M個并行DAC核心，其中M是大于或等于4的整數(shù)，以及每個DAC核心將數(shù)字輸入信號 轉(zhuǎn)換為模擬輸出信號； 直接連接到M個并行DAC核心的輸出的共源共柵級，用于組合M個并行DAC核心的輸 出，以提供總的模擬輸出； 數(shù)字信號處理器，經(jīng)配置以使用M個并行DAC將不同的輸入代碼分配到M個并行DAC 核心，用于提供有限脈沖響應(yīng)（FIR)濾波器； 共源共柵級，包括連接到所述M個并行DAC核心的M個共源共柵的網(wǎng)絡(luò)，所述共源共柵 級被配置為執(zhí)行FIR濾波器的求和； 其中： M個并行DAC的每個使用不同的輸入代碼以實施FIR濾波器的延遲； M個并行DAC的每個包括電流源陣列，用于執(zhí)行FIR濾波器的線性乘法；和 M個并行DAC的每個的輸出電流是可編程的，以對應(yīng)于FIR濾波器的乘法系數(shù)。
【文檔編號】H03M1/66GK104426552SQ201410401228
【公開日】2015年3月18日 申請日期:2014年8月15日 優(yōu)先權(quán)日:2013年8月19日
【發(fā)明者】B·謝佛, 趙冰 申請人:美國亞德諾半導(dǎo)體公司