一種帶限流保護(hù)的高端輸出電路的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種帶限流保護(hù)的高端輸出電路，包括第一電阻、第二電阻、第一晶體管、第二晶體管、第三晶體管和第四晶體管，第一晶體管的控制端分別與第二晶體管的控制端及第三晶體管的輸入端相連，第一晶體管的輸入端與外接電源相連，第一晶體管的輸出端作為電路的輸出端，第二晶體管的輸入端與外接電源相連，第二晶體管的輸出端分別與第四晶體管的控制端及第二電阻一端相連，第三晶體管的控制端通過(guò)第一電阻與電路的輸入端相連，且第三晶體管的控制端與第四晶體管的輸入端相連，第四晶體管的輸出端分別與第三晶體管的輸出端及第二電阻另一端相連且接地。本實(shí)用新型能在負(fù)載發(fā)生過(guò)流時(shí)，保護(hù)電路不被毀壞，同時(shí)降低電路的輸出壓降。
【專利說(shuō)明】一種帶限流保護(hù)的高端輸出電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及電路領(lǐng)域，具體涉及一種帶限流保護(hù)的高端輸出電路。

【背景技術(shù)】
[0002]在各種電子設(shè)備中均設(shè)置有高端輸出電路，連接于輸入端和負(fù)載之間，高端輸出電路接收輸入端輸入的控制信號(hào)，并依據(jù)控制信號(hào)驅(qū)動(dòng)負(fù)載。
[0003]當(dāng)外接的負(fù)載發(fā)生過(guò)流時(shí)，必須要進(jìn)行必要的保護(hù)，以防止高端輸出電路被損壞。圖1是現(xiàn)有技術(shù)中的一種高端輸出電路的結(jié)構(gòu)圖，包括第一電阻R1、第二電阻R2、第三電阻R3、第一晶體管Ql和第二晶體管Q2，當(dāng)輸入端輸入低電平時(shí)，第一晶體管Ql和第二晶體管Q2關(guān)閉，所述高端輸出電路無(wú)輸出電壓，當(dāng)輸入端輸入高電平時(shí)，第一晶體管Ql和第二晶體管Q2開(kāi)啟，所述高端輸出電路輸出電壓到負(fù)載。圖2是現(xiàn)有技術(shù)中的一種帶限流保護(hù)的高端輸出電路的結(jié)構(gòu)圖，包括第一電阻R1、第二電阻R2、第三電阻R3、第一晶體管Q1、第二晶體管Q2和第三晶體管Q3，當(dāng)輸入端輸入低電平時(shí)，第一晶體管Q1、第二晶體管Q2和第三晶體管Q3關(guān)閉，所述高端輸出電路無(wú)輸出電壓，當(dāng)輸入端輸入高電平時(shí)，第一晶體管Ql和第三晶體管Q3開(kāi)啟，第二晶體管Q2關(guān)閉，所述高端輸出電路輸出電壓到負(fù)載。
[0004]但是，由于圖1所示的高端輸出電路沒(méi)有保護(hù)，當(dāng)負(fù)載發(fā)生過(guò)流時(shí)，第二晶體管Q2會(huì)被燒毀；圖2所示的高端輸出電路雖然具有過(guò)流保護(hù)，但其輸出電壓降較高，一般第三晶體管Q3輸出時(shí)飽和壓降為0.3v,第三電阻R3上的壓降為第二晶體管Q2的基極開(kāi)啟電壓(0.7v)，所以總壓降在Iv以上，因此，圖2所示的高端輸出電路的壓降較大。
實(shí)用新型內(nèi)容
[0005]有鑒于此，本實(shí)用新型實(shí)施例提供一種帶限流保護(hù)的高端輸出電路，以在負(fù)載發(fā)生短路或過(guò)流時(shí)，保護(hù)所述帶限流保護(hù)的高端輸出電路，同時(shí)降低帶限流保護(hù)的高端輸出電路的輸出壓降。
[0006]本實(shí)用新型實(shí)施例提供了一種帶限流保護(hù)的高端輸出電路，所述電路包括:第一電阻、第二電阻、第一晶體管、第二晶體管、第三晶體管和第四晶體管；
[0007]所述第一晶體管的控制端分別與所述第二晶體管的控制端以及所述第三晶體管的輸入端相連，所述第一晶體管的輸入端與外接電源相連，所述第一晶體管的輸出端作為所述帶限流保護(hù)的高端輸出電路的輸出端；
[0008]所述第二晶體管的輸入端與外接電源相連，所述第二晶體管的輸出端分別與所述第四晶體管的控制端以及所述第二電阻的一端相連；
[0009]所述第三晶體管的控制端通過(guò)所述第一電阻與所述帶限流保護(hù)的高端輸出電路的輸入端相連，且所述第三晶體管的控制端與所述第四晶體管的輸入端相連；
[0010]所述第四晶體管的輸出端分別與所述第三晶體管的輸出端以及所述第二電阻的另一端相連，且接地。
[0011]進(jìn)一步地，所述第一晶體管和所述第二晶體管為參數(shù)相同的晶體管。
[0012]進(jìn)一步地，所述第一晶體管為PNP型三極管，所述第二晶體管為PNP型三極管，所述第三晶體管為NPN型三極管，所述第四晶體管為NPN型三極管。
[0013]進(jìn)一步地，所述第一晶體管的控制端為PNP型三極管的基極、所述第一晶體管的輸入端為PNP型三極管的發(fā)射極、所述第一晶體管的輸出端為PNP型三極管的集電極，所述第二晶體管的控制端為PNP型三極管的基極、所述第二晶體管的輸入端為PNP型三極管的發(fā)射極、所述第二晶體管的輸出端為PNP型三極管的集電極，所述第三晶體管的控制端為NPN型三極管的基極、所述第三晶體管的輸入端為NPN型三極管的集電極、所述第三晶體管的輸出端為NPN型三極管的發(fā)射極，所述第四晶體管的控制端為NPN型三極管的基極、所述第四晶體管的輸入端為NPN型三極管的集電極、所述第四晶體管的輸出端為NPN型三極管的發(fā)射極。
[0014]進(jìn)一步地，所述第一晶體管為P型MOS管，所述第二晶體管為P型MOS管，所述第三晶體管為N型MOS管，所述第四晶體管為N型MOS管。
[0015]進(jìn)一步地，所述第一晶體管的控制端為P型MOS管的柵極、所述第一晶體管的輸入端為P型MOS管的漏極、所述第一晶體管的輸出端為P型MOS管的源極，所述第二晶體管的控制端為P型MOS管的柵極、所述第二晶體管的輸入端為P型MOS管漏極、所述第二晶體管的輸出端為P型MOS管的源極，所述第三晶體管的控制端為N型MOS管的柵極、所述第三晶體管的輸入端為N型MOS管的漏極、所述第三晶體管的輸出端為N型MOS管的源極，所述第四晶體管的控制端為N型MOS管的柵極、所述第四晶體管的輸入端為N型MOS管的漏極、所述第四晶體管的輸出端為N型MOS管的源極。
[0016]進(jìn)一步地，所述帶限流保護(hù)的高端輸出電路還包括第三電阻，
[0017]所述第三電阻的一端分別與所述第一晶體管的控制端和所述第二晶體管的控制端相連，所述第三電阻的另一端與所述第三晶體管的輸入端相連。
[0018]本實(shí)用新型實(shí)施例提供的帶限流保護(hù)的高端輸出電路，包括第一電阻、第二電阻、第一晶體管、第二晶體管、第三晶體管和第四晶體管，當(dāng)帶限流保護(hù)的高端輸出電路的輸入端輸入低電平時(shí)，第一晶體管、第二晶體管、第三晶體管和第四晶體管關(guān)閉，所述帶限流保護(hù)的高端輸出電路無(wú)電壓輸出，當(dāng)帶限流保護(hù)的高端輸出電路的輸入端輸入高電平時(shí)，第一晶體管、第二晶體管和第三晶體管開(kāi)啟，所述帶限流保護(hù)的高端輸出電路輸出電壓，當(dāng)所述帶限流保護(hù)的高端輸出電路發(fā)生過(guò)流時(shí)，第四晶體管開(kāi)啟，第二晶體管和第四晶體管最后維持在一種穩(wěn)定的狀態(tài)，從而保護(hù)所述帶限流保護(hù)的高端輸出電路，同時(shí)，能夠降低帶限流保護(hù)的高端輸出電路的輸出壓降。

【專利附圖】

【附圖說(shuō)明】
[0019]圖1是現(xiàn)有技術(shù)中的一種高端輸出電路的結(jié)構(gòu)圖；
[0020]圖2是現(xiàn)有技術(shù)中的一種帶限流保護(hù)的高端輸出電路的結(jié)構(gòu)圖；
[0021]圖3是本實(shí)用新型第一實(shí)施例中的帶限流保護(hù)的高端輸出電路的結(jié)構(gòu)圖；
[0022]圖4是本實(shí)用新型第二實(shí)施例中的帶限流保護(hù)的高端輸出電路的結(jié)構(gòu)圖。

【具體實(shí)施方式】
[0023]下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說(shuō)明?？梢岳斫獾氖?，此處所描述的具體實(shí)施例僅僅用于解釋本實(shí)用新型，而非對(duì)本實(shí)用新型的限定。另外還需要說(shuō)明的是，為了便于描述，附圖中僅示出了與本實(shí)用新型相關(guān)的部分而非全部?jī)?nèi)容。
[0024]在圖3中示出了本實(shí)用新型的第一實(shí)施例。
[0025]圖3是本實(shí)用新型第一實(shí)施例中的帶限流保護(hù)的高端輸出電路的結(jié)構(gòu)圖。所述帶限流保護(hù)的高端輸出電路主要用于汽車電子件中或者低電源電壓中，如圖3所示，所述帶限流保護(hù)的高端輸出電路包括:第一電阻R1、第二電阻R2、第一晶體管Q1、第二晶體管Q2、第三晶體管Q3和第四晶體管Q4。
[0026]該帶限流保護(hù)的高端輸出電路中各器件的連接關(guān)系如下:
[0027]第一晶體管Ql的控制端分別與第二晶體管Q2的控制端以及第三晶體管Q3的輸入端相連，第一晶體管Ql的輸入端與外接電源VB相連,第一晶體管Ql的輸出端作為所述帶限流保護(hù)的高端輸出電路的輸出端，第二晶體管Q2的輸入端與外接電源VB相連，第二晶體管Q2的輸出端分別與第四晶體管Q4的控制端以及第二電阻R2的一端相連，第三晶體管Q3的控制端通過(guò)第一電阻Rl與所述帶限流保護(hù)的高端輸出電路的輸入端相連，且第三晶體管Q3的控制端與第四晶體管Q4的輸入端相連，第四晶體管Q4的輸出端分別與第三晶體管Q3的輸出端以及第二電阻R2的另一端相連，且接地。
[0028]優(yōu)選的，所述第一晶體管為PNP型三極管，所述第二晶體管為PNP型三極管，所述第三晶體管為NPN型三極管，所述第四晶體管為NPN型三極管。
[0029]優(yōu)選的，所述第一晶體管和所述第二晶體管的參數(shù)相同，所述參數(shù)可包括電流放大系數(shù)、耗散功率、頻率特性、集電極最大電流、最大反向電壓和反向電流等，即第一晶體管和第二晶體管的型號(hào)相同，則當(dāng)?shù)谝痪w管和第二晶體管的基極電壓相同時(shí)，第一晶體管和第二晶體管的基極電流相同，進(jìn)而保證第一晶體管和第二晶體管的集電極電流相同，從而形成鏡像電流。
[0030]現(xiàn)結(jié)合圖3對(duì)本實(shí)用新型實(shí)施例一提供的帶限流保護(hù)的高端輸出電路作進(jìn)一步說(shuō)明:
[0031]第一晶體管Ql的控制端為PNP型三極管的基極、第一晶體管Ql的輸入端為PNP型三極管的發(fā)射極、第一晶體管Ql的輸出端為PNP型三極管的集電極，第二晶體管Q2的控制端為PNP型三極管的基極、第二晶體管Q2的輸入端為PNP型三極管的發(fā)射極、第二晶體管Q2的輸出端為PNP型三極管的集電極，第三晶體管Q3的控制端為NPN型三極管的基極、第三晶體管Q3的輸入端為NPN型三極管的集電極、第三晶體管Q3的輸出端為NPN型三極管的發(fā)射極，第四晶體管Q4的控制端為NPN型三極管的基極、第四晶體管Q4的輸入端為NPN型三極管的集電極、第四晶體管Q4的輸出端為NPN型三極管的發(fā)射極。
[0032]下面，對(duì)圖3所示的帶限流保護(hù)的高端輸出電路的工作過(guò)程進(jìn)行說(shuō)明。
[0033]當(dāng)所述帶限流保護(hù)的高端輸出電路的輸入端輸入低電平時(shí)，第三晶體管Q3關(guān)閉，第二晶體管Q2的基極電壓為高電平，從而第二晶體管Q2處于關(guān)閉狀態(tài)，由于第一晶體管QI與第二晶體管Q2的基極相連，因此，第一晶體管Ql也處于關(guān)閉狀態(tài)，此時(shí)第二電阻R2兩端的電壓為0，第四晶體管Q4也處于關(guān)閉狀態(tài)，所述帶限流保護(hù)的高端輸出電路的輸出端無(wú)電壓輸出；當(dāng)所述帶限流保護(hù)的高端輸出電路的輸入端輸入高電平時(shí)，第三晶體管Q3開(kāi)啟，第一晶體管Ql和第二晶體管Q2的基極電壓被拉低，第一晶體管Ql和第二晶體管Q2開(kāi)啟，所述帶限流保護(hù)的高端輸出電路的輸出端輸出電壓。
[0034]第二電阻R2為采樣電阻，當(dāng)所述帶限流保護(hù)的高端輸出電路發(fā)生過(guò)流時(shí)，采樣電阻兩端的電壓增大，當(dāng)?shù)诙娮鑂2兩端的電壓增大到超過(guò)第四晶體管Q4的基極開(kāi)啟電壓Vg4beo時(shí)，第四晶體管Q4開(kāi)啟，將第三晶體管Q3的基極電壓拉低，使得第三晶體管Q3關(guān)閉，第二晶體管Q2的基極電壓升高，第二晶體管Q2關(guān)閉，此時(shí)，第二電阻R2兩端的電壓降低，第四晶體管Q4關(guān)閉，第三晶體管Q3的基極電壓升高，第三晶體管開(kāi)啟，將第二晶體管Q2的基極電壓拉低，第二晶體管Q2開(kāi)啟，如此反復(fù)，當(dāng)?shù)诙娮鑂2兩端的電壓剛好使得第四晶體管Q4開(kāi)啟時(shí)，第二晶體管Q2和第四晶體管Q4達(dá)到一種穩(wěn)定狀態(tài)，流過(guò)第二晶體管Q2及第二電阻R2上的電流穩(wěn)定在第四晶體管Q4的基極開(kāi)啟電壓VQ4be。除以R2的阻值，即IeQ2 =VQ4beOT/R2。由于第一晶體管Ql和第二晶體管Q2的基極相連，所以第一晶體管Ql和第二晶體管Q2的基極電壓相等，又由于第一晶體管Ql和第二晶體管Q2的參數(shù)相同，所以第一晶體管Ql和第二晶體管Q2的基極電流相同，因此，流過(guò)第一晶體管Ql的最大電流為IeQ1 =Ι_ = ν__/Κ2。在本實(shí)施例中，所述外接電源的電壓可以為9V?16V，所述第一電阻、第二電阻的阻值可以為10ΚΩ，當(dāng)?shù)谝痪w管Ql正常輸出時(shí)，其輸出電流小于流過(guò)第一晶體管Ql的最大電流Ieffl，所以第一晶體管Ql處于飽和狀態(tài)，第一晶體管Ql的輸出壓降為0.3V,即所述帶限流保護(hù)的高端輸出電路的輸出壓降為0.3V，從而大大降低了帶限流保護(hù)的高端輸出短路的輸出壓降，當(dāng)發(fā)生過(guò)流時(shí)，所述帶限流保護(hù)的高端輸出電路處于限流狀態(tài)，最大輸出電流為= IcQ2 = VQ4be0V/R2o從而能夠?qū)蘖鞅Ｗo(hù)的高端輸出電路進(jìn)行保護(hù)，防止因輸出過(guò)電流而造成對(duì)帶限流保護(hù)的高端輸出電路的毀壞。
[0035]需要說(shuō)明的是，本實(shí)施例的帶限流保護(hù)的高端輸出電路還可包括第三電阻R3，所述第三電阻R3的一端分別與第一晶體管Ql的控制端和第二晶體管Q2的控制端相連，第三電阻R3的另一端與第三晶體管Q3的輸入端相連，起到限流作用。
[0036]本實(shí)施例提供的帶限流保護(hù)的高端輸出電路，在負(fù)載發(fā)生短路或過(guò)流時(shí)，能夠保護(hù)所述帶限流保護(hù)的高端輸出電路不被毀壞，同時(shí)能夠降低帶限流保護(hù)的高端輸出電路的輸出壓降。
[0037]在圖4中示出了本實(shí)用新型的第二實(shí)施例。
[0038]圖4是本實(shí)用新型第二實(shí)施例中的帶限流保護(hù)的高端輸出電路的結(jié)構(gòu)圖。所述帶限流保護(hù)的高端輸出電路主要用于汽車電子件中或者低電源電壓中，如圖4所示，所述帶限流保護(hù)的高端輸出電路包括:第一電阻R1、第二電阻R2、第一晶體管Ml、第二晶體管M2、第三晶體管M3和第四晶體管M4。
[0039]該帶限流保護(hù)的高端輸出電路中各器件的連接關(guān)系如下:
[0040]第一晶體管Ml的控制端分別與第二晶體管M2的控制端以及第三晶體管M3的輸入端相連，第一晶體管Ml的輸入端與外接電源VB相連,第一晶體管Ml的輸出端作為所述帶限流保護(hù)的高端輸出電路的輸出端，第二晶體管M2的輸入端與外接電源VB相連，第二晶體管M2的輸出端分別與第四晶體管M4的控制端以及第二電阻R2的一端相連，第三晶體管M3的控制端通過(guò)第一電阻Rl與所述帶限流保護(hù)的高端輸出電路的輸入端相連，且第三晶體管M3的控制端與第四晶體管M4的輸入端相連，第四晶體管M4的輸出端分別與第三晶體管M3的輸出端以及第二電阻R2的另一端相連，且接地。
[0041]優(yōu)選的，所述第一晶體管為P型MOS管，所述第二晶體管為P型MOS管，所述第三晶體管為N型MOS管，所述第四晶體管為N型MOS管。
[0042]優(yōu)選的，所述第一晶體管和所述第二晶體管的參數(shù)相同，所述參數(shù)包括開(kāi)啟電壓、源漏擊穿電壓、柵源擊穿電壓、低頻跨導(dǎo)和導(dǎo)通電阻等，即第一晶體管Ml和第二晶體管M2的型號(hào)相同。
[0043]現(xiàn)結(jié)合圖4對(duì)本實(shí)用新型實(shí)施例二提供的帶限流保護(hù)的高端輸出電路作進(jìn)一步說(shuō)明:
[0044]第一晶體管Ml的控制端為P型MOS管的柵極、第一晶體管Ml的輸入端為P型MOS管的漏極、第一晶體管Ml的輸出端為P型MOS管的源極，第二晶體管M2的控制端為P型MOS管的柵極、第二晶體管M2的輸入端為P型MOS管漏極、第二晶體管M2的輸出端為P型MOS管的源極，第三晶體管M3的控制端為N型MOS管的柵極、第三晶體管M3的輸入端為N型MOS管的漏極、第三晶體管M3的輸出端為N型MOS管的源極，第四晶體管M4的控制端為N型MOS管的柵極、第四晶體管M4的輸入端為N型MOS管的漏極、第四晶體管M4的輸出端為N型MOS管的源極。
[0045]下面，對(duì)圖4所示的帶限流保護(hù)的高端輸出電路的工作過(guò)程進(jìn)行說(shuō)明。
[0046]當(dāng)所述帶限流保護(hù)的高端輸出電路的輸入端輸入低電平時(shí)，第三晶體管M3關(guān)閉，第二晶體管M2的基極電壓為高電平，從而第二晶體管M2處于關(guān)閉狀態(tài)，由于第一晶體管Ml與第二晶體管M2的基極相連，因此，第一晶體管Ml也處于關(guān)閉狀態(tài)，此時(shí)第二電阻R2兩端的電壓為0，第四晶體管M4也處于關(guān)閉狀態(tài)，所述帶限流保護(hù)的高端輸出電路的輸出端無(wú)電壓輸出；當(dāng)所述帶限流保護(hù)的高端輸出電路的輸入端輸入高電平時(shí)，第三晶體管M3開(kāi)啟，第一晶體管Ml和第二晶體管M2的基極電壓被拉低，第一晶體管Ml和第二晶體管M2開(kāi)啟，所述帶限流保護(hù)的高端輸出電路的輸出端輸出電壓。
[0047]第二電阻為采用電阻，當(dāng)所述帶限流保護(hù)的高端輸出電路發(fā)生過(guò)流時(shí)，采樣電阻兩端的電壓增大，當(dāng)?shù)诙娮鑂2兩端的電壓增大到超過(guò)第四晶體管M4柵極電壓的閾值VM4beo時(shí)，所述柵極電壓的閾值VM4be。一般為3V?5V，第四晶體管M4導(dǎo)通，將第三晶體管M3的柵極電壓拉低，使得第三晶體管M3處于關(guān)閉狀態(tài)，第三晶體管M3的柵極電壓升高，第二晶體管M2關(guān)閉，此時(shí)，第二電阻R2兩端的電壓降低，第四晶體管M4關(guān)閉，第三晶體管M3的柵極電壓升高，第三晶體管開(kāi)啟，將第二晶體管M2的柵極電壓拉低，第二晶體管M2開(kāi)啟，如此反復(fù)，當(dāng)?shù)诙娮鑂2兩端的電壓剛好使得第四晶體管M4開(kāi)啟時(shí)，第二晶體管M2和第四晶體管M4達(dá)到一種穩(wěn)定狀態(tài)，流過(guò)第二晶體管M2及第二電阻R2上的電流穩(wěn)定在第四晶體管M4的柵極電壓的閾值VM4be。除以R2的阻值，即IeM2 = VM4be0V/R2o由于第一晶體管Ml和第二晶體管M2的柵極相連，所以第一晶體管Ml和第二晶體管M2的基柵極電壓相等，又由于第一晶體管Ml和第二晶體管M2的參數(shù)相同，所以第一晶體管Ml和第二晶體管M2的基極電流相同，因此，流過(guò)第一晶體管Ml的最大電流為IeM1 = Icm2 = VM4beOT/R2。在本實(shí)施例中，所述外接電源的電壓可以為9V?16V，所述第一電阻、第二電阻的阻值可以為10ΚΩ，當(dāng)?shù)谝痪w管Ml正常輸出時(shí),其輸出電流小于流過(guò)第一晶體管Ml的最大電流IeM1，所以第一晶體管Ml處于飽和狀態(tài)，第一晶體管Ml的輸出壓降為約為30mV，即所述帶限流保護(hù)的高端輸出電路的輸出壓降為30mV，從而大大降低了帶限流保護(hù)的高端輸出短路的輸出壓降，當(dāng)發(fā)生過(guò)流時(shí)，所述帶限流保護(hù)的高端輸出電路處于限流狀態(tài)，最大輸出電流為Icai = Icm2 =VM4b_/R2。從而能夠?qū)蘖鞅Ｗo(hù)的高端輸出電路進(jìn)行保護(hù)，防止因輸出過(guò)電流而造成對(duì)帶限流保護(hù)的高端輸出電路的毀壞。
[0048]需要說(shuō)明的是，本實(shí)施例的帶限流保護(hù)的高端輸出電路還可包括第三電阻R3，所述第三電阻R3的一端分別與第一晶體管Ml的控制端和第二晶體管M2的控制端相連，第三電阻R3的另一端與第三晶體管M3的輸入端相連，起到限流作用。
[0049]本實(shí)施例提供的帶限流保護(hù)的高端輸出電路，在負(fù)載發(fā)生短路或過(guò)流時(shí)，能夠保護(hù)所述帶限流保護(hù)的高端輸出電路不被毀壞，同時(shí)能夠降低帶限流保護(hù)的高端輸出電路的輸出壓降。
[0050]值得注意的是，以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來(lái)說(shuō)，在不脫離本實(shí)用新型原理的構(gòu)思和原則的前提下所做的等同變化、修改與結(jié)合，均應(yīng)屬于本實(shí)用新型的保護(hù)范圍。
【權(quán)利要求】
1.一種帶限流保護(hù)的高端輸出電路，其特征在于，所述電路包括:第一電阻、第二電阻、第一晶體管、第二晶體管、第三晶體管和第四晶體管； 所述第一晶體管的控制端分別與所述第二晶體管的控制端以及所述第三晶體管的輸入端相連，所述第一晶體管的輸入端與外接電源相連，所述第一晶體管的輸出端作為所述帶限流保護(hù)的高端輸出電路的輸出端； 所述第二晶體管的輸入端與外接電源相連，所述第二晶體管的輸出端分別與所述第四晶體管的控制端以及所述第二電阻的一端相連； 所述第三晶體管的控制端通過(guò)所述第一電阻與所述帶限流保護(hù)的高端輸出電路的輸入端相連，且所述第三晶體管的控制端與所述第四晶體管的輸入端相連； 所述第四晶體管的輸出端分別與所述第三晶體管的輸出端以及所述第二電阻的另一端相連，且接地。
2.根據(jù)權(quán)利要求1所述的一種帶限流保護(hù)的高端輸出電路，其特征在于，所述第一晶體管和所述第二晶體管為參數(shù)相同的晶體管。
3.根據(jù)權(quán)利要求2所述的一種帶限流保護(hù)的高端輸出電路，其特征在于，所述第一晶體管為PNP型三極管，所述第二晶體管為PNP型三極管，所述第三晶體管為NPN型三極管，所述第四晶體管為NPN型三極管。
4.根據(jù)權(quán)利要求3所述的一種帶限流保護(hù)的高端輸出電路，其特征在于，所述第一晶體管的控制端為PNP型三極管的基極、所述第一晶體管的輸入端為PNP型三極管的發(fā)射極、所述第一晶體管的輸出端為PNP型三極管的集電極，所述第二晶體管的控制端為PNP型三極管的基極、所述第二晶體管的輸入端為PNP型三極管的發(fā)射極、所述第二晶體管的輸出端為PNP型三極管的集電極，所述第三晶體管的控制端為NPN型三極管的基極、所述第三晶體管的輸入端為NPN型三極管的集電極、所述第三晶體管的輸出端為NPN型三極管的發(fā)射極，所述第四晶體管的控制端為NPN型三極管的基極、所述第四晶體管的輸入端為NPN型三極管的集電極、所述第四晶體管的輸出端為NPN型三極管的發(fā)射極。
5.根據(jù)權(quán)利要求2所述的一種帶限流保護(hù)的高端輸出電路，其特征在于，所述第一晶體管為P型MOS管，所述第二晶體管為P型MOS管，所述第三晶體管為N型MOS管，所述第四晶體管為N型MOS管。
6.根據(jù)權(quán)利要求5所述的一種帶限流保護(hù)的高端輸出電路，其特征在于，所述第一晶體管的控制端為P型MOS管的柵極、所述第一晶體管的輸入端為P型MOS管的漏極、所述第一晶體管的輸出端為P型MOS管的源極，所述第二晶體管的控制端為P型MOS管的柵極、所述第二晶體管的輸入端為P型MOS管漏極、所述第二晶體管的輸出端為P型MOS管的源極，所述第三晶體管的控制端為N型MOS管的柵極、所述第三晶體管的輸入端為N型MOS管的漏極、所述第三晶體管的輸出端為N型MOS管的源極，所述第四晶體管的控制端為N型MOS管的柵極、所述第四晶體管的輸入端為N型MOS管的漏極、所述第四晶體管的輸出端為N型MOS管的源極。
7.根據(jù)權(quán)利要求1所述的一種帶限流保護(hù)的高端輸出電路，其特征在于，所述帶限流保護(hù)的高端輸出電路還包括第三電阻；所述第三電阻的一端分別與所述第一晶體管的控制端和所述第二晶體管的控制端相連，所述第三電阻的另一端與所述第三晶體管的輸入端相連。
【文檔編號(hào)】H03K19/0175GK204118720SQ201420638440
【公開(kāi)日】2015年1月21日 申請(qǐng)日期:2014年10月30日 優(yōu)先權(quán)日:2014年10月30日
【發(fā)明者】賈春冬 申請(qǐng)人:北京經(jīng)緯恒潤(rùn)科技有限公司