本發(fā)明涉及一種極低漏電模擬開關(guān)，同時也涉及采用該極低漏電模擬開關(guān)的集成電路芯片及相應(yīng)的通信終端，屬于模擬集成電路技術(shù)領(lǐng)域。

背景技術(shù)：

模擬開關(guān)可以用于傳輸模擬信號或?qū)崿F(xiàn)對模擬信號的采樣，對于模擬信號處理而言是一個最基本也是最重要的單元。圖1顯示了一個典型的模擬開關(guān)采樣保持電路，它包含一個作為模擬開關(guān)使用的MOSFET晶體管和一個采樣電容。但是，從圖1中可以看出，模擬開關(guān)并不是理想器件。由于該模擬開關(guān)具有幾條漏電路徑，導(dǎo)致采樣電容中保持的電壓可能會上升或下降。在一個關(guān)斷狀態(tài)的模擬開關(guān)中，漏電流包括PN結(jié)反向偏置電流、亞閾值漏電流和柵極漏電流(對應(yīng)圖1中的a、b、c)。漏電流的大小和相對貢獻(xiàn)強(qiáng)烈依賴于制造工藝。在工作速度非常低(大約1～1kHz)的模擬電路中，例如超低功耗的溫度傳感器和生物傳感器中，模擬開關(guān)的漏電流影響是十分顯著的。這種相對較長的時鐘周期會引起比kT/C熱噪聲還要嚴(yán)重的電壓誤差，并且當(dāng)操作溫度十分高時，這種現(xiàn)象將更加嚴(yán)重。

在現(xiàn)有技術(shù)中，解決該問題的方法之一是使用一個更大的信號存儲電容，但是更大的信號存儲電容需要前級電路提供更強(qiáng)的驅(qū)動，這將導(dǎo)致更多的電源需求。同時，較大電容也會嚴(yán)重地增加硅片面積。另一種方法是通過測量漏電流的大小，通過注入電流抵消漏電流。然而，采用該方法需要復(fù)雜的電路設(shè)計，同時抵消電流的有效性受到器件匹配度的限制。

在申請?zhí)枮?01610309534.1的中國專利申請中，天津大學(xué)提供了一種應(yīng)用于低速采樣保持電路中可實現(xiàn)較低電荷泄漏的模擬開關(guān)設(shè)計。該低漏電模擬開關(guān)由傳輸門TG1、TG2、TG3及運(yùn)算放大器組成，傳輸門TG1、TG2串接，傳輸門TG2輸出端連接運(yùn)算放大器同相輸入端，運(yùn)算放大器輸出端經(jīng)傳輸門TG3連接傳輸門TG2輸入端，運(yùn)算放大器反相輸入端與輸出端相連。

技術(shù)實現(xiàn)要素：

本發(fā)明所要解決的首要技術(shù)問題在于提供一種能夠?qū)崿F(xiàn)極低電荷泄漏的模擬開關(guān)。

本發(fā)明所要解決的另一技術(shù)問題在于提供一種采用該極低漏電模擬開關(guān)的集成電路芯片及相應(yīng)的通信終端。

為實現(xiàn)上述發(fā)明目的，本發(fā)明采用下述的技術(shù)方案：

根據(jù)本發(fā)明實施例的第一方面，提供一種極低漏電模擬開關(guān)，包括兩個模擬開關(guān)、兩個單刀雙擲開關(guān)、一倍電壓緩沖器、NMOS晶體管和PMOS晶體管；其中，

第一模擬開關(guān)串聯(lián)在極低漏電模擬開關(guān)的輸入端和節(jié)點(X)之間，由信號Φ+控制；當(dāng)信號Φ+為高電平時，所述第一模擬開關(guān)閉合，否則斷開；

第二模擬開關(guān)串聯(lián)在節(jié)點(X)和一倍電壓緩沖器的輸出端之間，由信號Φ－控制；當(dāng)信號Φ－為高電平時，所述第二模擬開關(guān)閉合，否則斷開；

所述NMOS晶體管和所述PMOS晶體管的源極均連接節(jié)點(X)，漏極均連接極低漏電模擬開關(guān)的輸出端；

所述NMOS晶體管的柵極連接信號Φ+，襯底連接第一單刀雙擲開關(guān)的第三端口；第一單刀雙擲開關(guān)的第一端口和第二端口分別連接地和所述一倍電壓緩沖器的輸出端；

所述PMOS晶體管的襯底連接第二單刀雙擲開關(guān)的第三端口，第二單刀雙擲開關(guān)的第一端口和第二端口分別連接電源和一倍電壓緩沖器的輸出端；

所述一倍電壓緩沖器的輸出端連接極低漏電模擬開關(guān)的輸出端。

其中較優(yōu)地，所述信號Φ+和所述信號Φ－互為反相。

其中較優(yōu)地，當(dāng)所述信號Φ+為高電平時，第一單刀雙擲開關(guān)和第二單刀雙擲開關(guān)的第三端口連接到第一端口，所述極低漏電模擬開關(guān)閉合；反之連接到第二端口，所述極低漏電模擬開關(guān)斷開。

其中較優(yōu)地，當(dāng)所述信號Φ+為高電平時，所述信號Φ－為低電平，此時第一模擬開關(guān)閉合，第二模擬開關(guān)斷開，所述NMOS晶體管和所述PMOS晶體管的襯底分別連接地和電源，且所述NMOS晶體管和所述PMOS晶體管均導(dǎo)通。

其中較優(yōu)地，當(dāng)所述信號Φ+為低電平時，所述信號Φ－為高電平，此時第一模擬開關(guān)斷開，第二模擬開關(guān)閉合，節(jié)點(X)與輸入端隔斷，且節(jié)點(X)的電壓被一倍電壓緩沖器緩沖至與輸出端相同的電位；所述NMOS晶體管和所述PMOS晶體管均截止，且源、漏兩端的電位相同；所述NMOS晶體管和所述PMOS晶體管的襯底電位被一倍電壓緩沖器緩沖至與輸出端相同，使所述NMOS晶體管和所述PMOS晶體管的源、漏兩端的寄生PN結(jié)均處于零偏置狀態(tài)。

其中較優(yōu)地，在雙阱工藝中，使用N阱和深N阱將一塊P型襯底從整體P型襯底中隔離出來。

其中較優(yōu)地，被隔離的一塊P型襯底連接到所述一倍電壓緩沖器的輸出端。

根據(jù)本發(fā)明實施例的第二方面，提供一種集成電路芯片，其中包括有上述的極低漏電模擬開關(guān)。

根據(jù)本發(fā)明實施例的第三方面，提供一種通信終端，其中包括有上述的極低漏電模擬開關(guān)。

與現(xiàn)有技術(shù)相比較，本發(fā)明所提供的極低漏電模擬開關(guān)有效地降低了關(guān)斷狀態(tài)下的漏電流。實際測量的漏電流數(shù)量級較傳統(tǒng)模擬開關(guān)小10⁸數(shù)量級，而且對溫度不敏感。應(yīng)用該極低漏電模擬開關(guān)的低速模擬電路能夠?qū)崿F(xiàn)更高的信號處理精度，有效擴(kuò)大了低速模擬電路的使用范圍。

附圖說明

圖1為一個傳統(tǒng)的模擬開關(guān)采樣保持電路的示例圖；

圖2為本發(fā)明所提供的極低漏電模擬開關(guān)的結(jié)構(gòu)示意圖；

圖3為本發(fā)明的一個實施例中，極低漏電模擬開關(guān)的電路原理圖；

圖4為本發(fā)明的另一個實施例中，在P襯底N阱工藝中極低漏電模擬開關(guān)的實施示意圖。

具體實施方式

下面結(jié)合附圖和具體實施例對本發(fā)明的技術(shù)內(nèi)容進(jìn)行詳細(xì)具體的說明。

本發(fā)明借鑒三軸電纜的屏蔽概念，通過將電壓差鉗位至零的方式，著重降低PN結(jié)漏電和溝道漏電，從而提供一種在深亞微米工藝下有效減少漏電流的極低漏電模擬開關(guān)。該極低漏電模擬開關(guān)能夠降低開關(guān)漏電對電路精度的影響，特別適合在低速工作的模擬電路中使用。

如圖2所示，本發(fā)明所提供的極低漏電模擬開關(guān)主要由兩個普通模擬開關(guān)(圖中標(biāo)注為模擬開關(guān)1和模擬開關(guān)2，其具體結(jié)構(gòu)可以參見圖1)、兩個單刀雙擲開關(guān)(圖中標(biāo)注為單刀雙擲開關(guān)1和單刀雙擲開關(guān)2)、一個一倍電壓緩沖器、一個NMOS晶體管N1和一個PMOS晶體管P1組成。在圖2中，MOS晶體管中所示的二極管是MOS器件源、漏端對襯底的寄生PN結(jié)。

在圖2所示的極低漏電模擬開關(guān)中，模擬開關(guān)1的信號通路兩端分別連接到整個極低漏電模擬開關(guān)的輸入端和節(jié)點X，模擬開關(guān)1由控制信號Φ+進(jìn)行控制，當(dāng)Φ+為高電平時該模擬開關(guān)閉合，否則斷開；NMOS晶體管N1和PMOS晶體管P1的源極均連接到節(jié)點X，漏極均連接到整個極低漏電模擬開關(guān)的輸出端；NMOS晶體管N1的襯底連接到單刀雙擲開關(guān)1的端口3，單刀雙擲開關(guān)1的端口1和端口2分別連接到地GND和一倍電壓緩沖器的輸出端；NMOS晶體管N1的柵極連接Φ+控制信號；PMOS晶體管的襯底連接到單刀雙擲開關(guān)2的端口3，單刀雙擲開關(guān)2的端口1和端口2分別連接到電源VDD和一倍電壓緩沖器的輸出端；一倍電壓緩沖器的輸出端連接到整個極低漏電模擬開關(guān)的輸出端。模擬開關(guān)2串聯(lián)在節(jié)點X和一倍電壓緩沖器的輸出端之間，控制信號為Φ－。當(dāng)Φ－為高電平時，模擬開關(guān)2閉合，否則其斷開。Φ+和Φ－互為反相。對于單刀雙擲開關(guān)1和單刀雙擲開關(guān)2而言，都是當(dāng)Φ+為高電平時，端口3連接到端口1，反之連接到端口2。

整個極低漏電模擬開關(guān)的控制信號為Φ+。當(dāng)Φ+為高電平時，極低漏電模擬開關(guān)閉合，輸入端與輸出端連接；當(dāng)Φ+為低電平時，極低漏電模擬開關(guān)斷開，這時流向輸出端或是從輸出端流出的漏電流都會極其小。具體說明如下：

當(dāng)Φ+為高電平時，Φ－為低電平，這時模擬開關(guān)1閉合，模擬開關(guān)2斷開，MOS管N1和P1的襯底分別接到地GND和電源VDD上，且N1和P1均導(dǎo)通。這時，極低漏電模擬開關(guān)與普通模擬開關(guān)一樣實現(xiàn)了輸入端與輸出端的連通；當(dāng)Φ+為低電平時，Φ－為高電平，這時模擬開關(guān)1斷開，模擬開關(guān)2閉合，因此節(jié)點X與輸入端隔斷，且節(jié)點X的電壓被一倍電壓緩沖器緩沖至與輸出端相同的電位，此時N1和P1均截止，但因為MOS器件源、漏兩端的電位相同，因此消除了溝道的亞閾值漏電流。另外，此時MOS管N1和P1的襯底電位也被一倍電壓緩沖器緩沖至與輸出端相同，因此MOS器件N1和P1的源、漏端的寄生PN結(jié)均處于零偏置狀態(tài)，因此消除了PN結(jié)的反向漏電流。因此，在該極低漏電模擬開關(guān)中，當(dāng)模擬開關(guān)斷開時漏電通路的電勢差均被鉗位至0，從根本上消除了漏電流。

圖3為本發(fā)明所提供的極低漏電模擬開關(guān)的一個實施例的電路原理圖。在圖3所示的實施例中，在0.18um工藝下通過傳輸門結(jié)構(gòu)實現(xiàn)普通開關(guān)，電源電壓為3.3V，傳輸門TG1和TG2中NMOS管和PMOS管的尺寸均為3um/0.35um；一倍電壓緩沖器通過單位負(fù)反饋形式連接的運(yùn)算放大器實現(xiàn)。運(yùn)算放大器的增益帶寬積為5MHz，直流增益為139dB,電流為10uA，動態(tài)范圍為3.3V。傳輸門TG3～TG7中NMOS與PMOS的尺寸均為0.35um/0.35um。經(jīng)過實驗證實，該極低漏電模擬開關(guān)有效降低了關(guān)斷狀態(tài)下的漏電流。實際測量的漏電流數(shù)量級較傳統(tǒng)模擬開關(guān)小10⁸數(shù)量級，而且對溫度不敏感。應(yīng)用此極低漏電模擬開關(guān)的低速模擬電路能夠?qū)崿F(xiàn)更高的信號處理精度，有效擴(kuò)大了低速模擬電路的使用范圍。

圖4所示的另一個實施例顯示了在雙阱工藝中實現(xiàn)的該極低漏電模擬開關(guān)。因為在雙阱工藝中，NMOS器件和PMOS器件的襯底均可獨立連接。但在更常用的P型襯底單N阱工藝中，NMOS器件共享同一塊襯底，P型襯底必須連接到地GND，這樣就無法實現(xiàn)N1襯底向一倍電壓緩沖器輸出端的連接(PMOS器件不存在該問題)。為了解決這個問題，可以使用圖4中所示的NMOS器件。在該實施例中，使用N阱和深N阱將一塊P型襯底從整體P型襯底中隔離出來，這樣被N阱和深N阱隔離的P型襯底的電位就可以與整體P型襯底不同，即被隔離的那一塊P型襯底可以連接到一倍電壓緩沖器的輸出端。

上述實施例中所示出的極低漏電模擬開關(guān)可以被用在芯片(例如模擬集成電路芯片)中。對于該模擬集成電路芯片中的極低漏電模擬開關(guān)的具體結(jié)構(gòu)，在此就不再一一詳述了。

另外，上述極低漏電模擬開關(guān)還可以被用在通信終端中，作為模擬集成電路的重要組成部分。這里所說的通信終端是指可以在移動環(huán)境中使用，支持GSM、EDGE、TD_SCDMA、TDD_LTE、FDD_LTE等多種通信制式的計算機(jī)設(shè)備，包括移動電話、筆記本電腦、平板電腦、車載電腦等。此外，本發(fā)明所提供的技術(shù)方案也適用于其他模擬集成電路應(yīng)用的場合，例如通信基站等。

上面對本發(fā)明所提供的極低漏電模擬開關(guān)、芯片及通信終端進(jìn)行了詳細(xì)的說明。對本領(lǐng)域的一般技術(shù)人員而言，在不背離本發(fā)明實質(zhì)精神的前提下對它所做的任何顯而易見的改動，都將構(gòu)成對本發(fā)明專利權(quán)的侵犯，將承擔(dān)相應(yīng)的法律責(zé)任。