本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，具體涉及一種三態(tài)產(chǎn)生電路。
背景技術(shù)：
在很多大型的電路系統(tǒng)，特別是處理器工作的系統(tǒng)中，功能模塊非常多，必然導(dǎo)致輸入輸出的信號(hào)增多，對于芯片來說，這必然導(dǎo)致芯片io口個(gè)數(shù)增加。io中由于包括驅(qū)動(dòng)和esd邏輯，其面積通常較大，對于很多控制類芯片來說，由于io個(gè)數(shù)很多，必然導(dǎo)致芯片功耗的增大、芯片封裝的成本增加等問題。
針對上述問題，傳統(tǒng)的解決方法是采用io口復(fù)用技術(shù)，這一技術(shù)很好地解決芯片面積受限于io個(gè)數(shù)的問題，但同時(shí)它也增加了內(nèi)部控制邏輯。
技術(shù)實(shí)現(xiàn)要素：
為解決現(xiàn)有大型電路系統(tǒng)中io口個(gè)數(shù)太多的技術(shù)問題，本發(fā)明提供了一種三態(tài)產(chǎn)生電路。
一種三態(tài)產(chǎn)生電路，包括：第一電阻r1、第二電阻r2、第三電阻r3、第四電阻r4、第一二極管d1、第二二極管d2、第一nmos晶體管n1、第一pmos晶體管p1、第一反相器inv1、第二反相器inv2；第一電阻r1一端接電源vdd，另一端接第一二極管d1的正端；第一二極管d1的負(fù)端接第二二極管d2的正端；第二二極管d2的負(fù)端接輸入端口in；第二電阻r2的一端接輸入端口in，另一端接地；第三電阻r3一端接電源，另一端接第一nmos晶體管n1的漏極和第一反相器inv1的輸入；第一nmos晶體管n1的柵極接輸入端口in，源極接地；第一反相器inv1的輸出接第一輸出端口out1；第一pmos晶體管p1的源極接電源vdd，柵極接輸入端口in，漏極接第四電阻r4的一端和第二反相器inv2的輸入；第四電阻r4的另一端接地；第二反相器inv2的輸出接第二輸出端口out2。
本發(fā)明的三態(tài)產(chǎn)生電路中，當(dāng)輸入端口in為低時(shí)，第一nmos晶體管n1截止，第一pmos晶體管p1導(dǎo)通，第一輸出端口out1和第二輸出端口out2分別為0和0；當(dāng)輸入端口in為高時(shí)，第一nmos晶體管n1導(dǎo)通，第一pmos晶體管p1截止，第一輸出端口out1和第二輸出端口out2分別為1和1；當(dāng)輸入端口in懸空時(shí)，輸入端口in上的電壓為電源電壓減去兩個(gè)二極管的正向電壓，只要電源電壓足夠高，第一nmos晶體管n1和第一pmos晶體管p1都會(huì)導(dǎo)通，這時(shí)第一輸出端口out1和第二輸出端口out2分別為1和0。這樣就用一個(gè)io表征了三個(gè)邏輯狀態(tài)。
理論上，一個(gè)2值io只能表征兩個(gè)邏輯狀態(tài)，表征3個(gè)邏輯狀態(tài)至少需要兩個(gè)io，而三態(tài)產(chǎn)生電路的輸入io用一個(gè)io就可以表征3個(gè)邏輯狀態(tài)，從而減小了芯片面積、節(jié)約了成本。
附圖說明
圖1是本發(fā)明實(shí)施方式提供的三態(tài)產(chǎn)生電路結(jié)構(gòu)示意圖。
具體實(shí)施方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明了，下面結(jié)合具體實(shí)施方式并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
為了既能解決io口復(fù)用的問題，又不增加芯片的內(nèi)部控制邏輯，本發(fā)明提供了一種三態(tài)產(chǎn)生電路，如圖1所示，包括：第一電阻r1、第二電阻r2、第三電阻r3、第四電阻r4、第一二極管d1、第二二極管d2、第一nmos晶體管n1、第一pmos晶體管p1、第一反相器inv1、第二反相器inv2；第一電阻r1一端接電源vdd，另一端接第一二極管d1的正端；第一二極管d1的負(fù)端接第二二極管d2的正端；第二二極管d2的負(fù)端接輸入端口in；第二電阻r2的一端接輸入端口in，另一端接地；第三電阻r3一端接電源，另一端接第一nmos晶體管n1的漏極和第一反相器inv1的輸入；第一nmos晶體管n1的柵極接輸入端口in，源極接地；第一反相器inv1的輸出接第一輸出端口out1；第一pmos晶體管p1的源極接電源vdd，柵極接輸入端口in，漏極接第四電阻r4的一端和第二反相器inv2的輸入；第四電阻r4的另一端接地；第二反相器inv2的輸出接第二輸出端口out2。
本發(fā)明的三態(tài)產(chǎn)生電路中，當(dāng)輸入端口in為低時(shí)，第一nmos晶體管n1截止，第一pmos晶體管p1導(dǎo)通，第一輸出端口out1和第二輸出端口out2分別為0和0；當(dāng)輸入端口in為高時(shí)，第一nmos晶體管n1導(dǎo)通，第一pmos晶體管p1截止，第一輸出端口out1和第二輸出端口out2分別為1和1；當(dāng)輸入端口in懸空時(shí)，輸入端口in上的電壓為電源電壓減去兩個(gè)二極管的正向電壓，只要電源電壓足夠高，第一nmos晶體管n1和第一pmos晶體管p1都會(huì)導(dǎo)通，這時(shí)第一輸出端口out1和第二輸出端口out2分別為1和0。這樣就用一個(gè)io表征了三個(gè)邏輯狀態(tài)。
理論上，一個(gè)2值io只能表征兩個(gè)邏輯狀態(tài)，表征3個(gè)邏輯狀態(tài)至少需要兩個(gè)io，而三態(tài)產(chǎn)生電路的輸入io用一個(gè)io就可以表征3個(gè)邏輯狀態(tài)，從而減小了芯片面積、節(jié)約了成本。
應(yīng)當(dāng)理解的是，本發(fā)明的上述具體實(shí)施方式僅僅用于示例性說明或解釋本發(fā)明的原理，而不構(gòu)成對本發(fā)明的限制。因此，在不偏離本發(fā)明的精神和范圍的情況下所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。此外，本發(fā)明所附權(quán)利要求旨在涵蓋落入所附權(quán)利要求范圍和邊界、或者這種范圍和邊界的等同形式內(nèi)的全部變化和修改例。