本實(shí)用新型一種低功耗傳感器接口電路，屬于傳感器的技術(shù)領(lǐng)域。

背景技術(shù)：

現(xiàn)代化的工業(yè)生產(chǎn)需要將傳感器接入Internet/Intranet(企業(yè)內(nèi)部網(wǎng))，以實(shí)現(xiàn)遠(yuǎn)程分布式控制，然而目前的傳感器種類繁多，接口不一，使得組網(wǎng)復(fù)雜、應(yīng)用性較差；如：市場(chǎng)上應(yīng)用廣泛的I2C接口的數(shù)字傳感器，使用I2C做接口，無法進(jìn)行遠(yuǎn)距離傳輸、組網(wǎng)能力差、無法實(shí)現(xiàn)靈活部署，使得測(cè)控網(wǎng)(Infranet)與信息網(wǎng)絡(luò)(Intranet)難以有效結(jié)合。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型克服了現(xiàn)有技術(shù)存在的不足，提供了一種可完成長(zhǎng)距離信號(hào)傳輸?shù)牡凸膫鞲衅鹘涌陔娐贰?/p>

為了解決上述技術(shù)問題，本實(shí)用新型采用的技術(shù)方案為：

一種低功耗傳感器接口電路，包括CPU主控芯片、傳感器采集電路、I2C總線接口模塊、RS485總線接口模塊和穩(wěn)壓電路，所述傳感器采集電路的輸出端通過I2C總線接口模塊與CPU主控芯片相連，所述CPU主控芯片通過RS485總線接口模塊與外部通信設(shè)備相連；所述穩(wěn)壓電路為整個(gè)接口電路提供電源。

優(yōu)選地，還包括：電路調(diào)試接口模塊，所述電路調(diào)試接口模塊與所述CPU主控芯片相連。

優(yōu)選地，所述穩(wěn)壓電路的結(jié)構(gòu)為：包括穩(wěn)壓器U2，所述穩(wěn)壓器U2的電源輸入端Vin與電容C1的一端、電容C5的一端、磁珠FB2的一端、穩(wěn)壓器U2的使能端EN均相連，所述電容C1的另一端接地，所述電容C5的另一端與磁珠FB1的一端連接后接地，所述磁珠FB2的另一端與電容C6的一端、二極管D5的負(fù)極、5V電源輸出端均相連，所述電容C6的另一端與磁珠FB1的另一端連接后接地，所述二極管D5的正極接地；所述穩(wěn)壓器U2的電源輸出端Vout與電容C3的一端、電容C4的一端、電阻R7的一端、電阻R6的一端、CPU主控芯片的電源端VDD、3V電源輸出端均相連，所述穩(wěn)壓器U2的電壓調(diào)節(jié)端BYP串接電容C2后接地，所述穩(wěn)壓器U2的接地端GND接地，所述電容C3的另一端、電容C4的另一端均接地，所述電阻R7的另一端與CPU主控芯片的時(shí)鐘信號(hào)輸入端I2C_SCL相連，所述電阻R6的另一端與CPU主控芯片的數(shù)據(jù)信號(hào)輸入端I2C_SDA相連。

優(yōu)選地，所述I2C總線接口模塊的結(jié)構(gòu)為：包括接線端子P3，所述接線端子P3的電源端與穩(wěn)壓電路的3V電源輸出端相連，所述接線端子P3的第一輸出端與二極管D1的負(fù)極、CPU主控芯片的數(shù)據(jù)信號(hào)輸入端SDA相連，所述接線端子P3的第二輸出端與二極管D2的負(fù)極、CPU主控芯片的時(shí)鐘信號(hào)輸入端SCL相連，所述二極管D1的正極、二極管D2的正極、接線端子P3的接地端均接地。

優(yōu)選地，所述RS485總線接口模塊的電路結(jié)構(gòu)為：包括接線端子P1，所述接線端子P1的電源端與電阻R1的一端、穩(wěn)壓電路的5V電源輸出端均相連，所述電阻R1的另一端與接線端子P1的第一輸出端、電阻R2的一端、雙向穩(wěn)壓管D6的一端、雙向穩(wěn)壓管D4的一端、RS485收發(fā)器U1的485差分正輸出端A均相連，所述接線端子P1的第一輸出端與電阻R3的一端、電阻R2的另一端、雙向穩(wěn)壓管D6的另一端、雙向穩(wěn)壓管D3的一端、RS485收發(fā)器U1的485差分負(fù)輸出端B均相連，所述接線端子P1的接地端、雙向穩(wěn)壓管D4的另一端、電阻R3的另一端、雙向穩(wěn)壓管D3的另一端均接地；所述RS485收發(fā)器U1的電源正端VCC與穩(wěn)壓電路的5V電源輸出端相連，所述RS485收發(fā)器U1的數(shù)據(jù)輸出端RO串接電阻R4后與電阻R5的一端、所述CPU主控芯片的串口數(shù)據(jù)接收端USART_RX相連，所述電阻R5的另一端接地，所述RS485收發(fā)器U1的低電平有效端 與所述CPU主控芯片的輸出端PA3相連，所述RS485收發(fā)器U1的高電平有效端DE與所述CPU主控芯片的輸出端PA2相連，所述RS485收發(fā)器U1的數(shù)據(jù)輸入端DI與所述CPU主控芯片的串口數(shù)據(jù)發(fā)送端USART_TX相連。

優(yōu)選地，所述電路調(diào)試接口模塊包括接線端子P2，所述接線端子P2的電源端與穩(wěn)壓電路的3V電源輸出端相連，所述接線端子P2的第一輸出端與CPU主控芯片的調(diào)試端SWIM相連，所述接線端子P2的第二輸出端與CPU主控芯片的復(fù)位端相連，所述接線端子P2的電源負(fù)端與CPU主控芯片的公共接地端VSS相連。

優(yōu)選地，所述CPU主控芯片的型號(hào)為STM8L101F3，所述穩(wěn)壓器U2的型號(hào)為SPX3819-33，所述RS485收發(fā)器U1的型號(hào)為SP485EESA，所述外部通信設(shè)備為網(wǎng)關(guān)節(jié)點(diǎn)。

本實(shí)用新型與現(xiàn)有技術(shù)相比具有的有益效果是：

本實(shí)用新型包括：CPU主控芯片、傳感器采集電路、I2C總線接口模塊、RS485總線接口模塊和穩(wěn)壓電路，使用時(shí)，傳感器采集電路的輸出端通過I2C總線接口模塊與CPU主控芯片相連，使得CPU主控芯片完成傳感器數(shù)值的采集；同時(shí)，所述CPU主控芯片通過RS485總線接口模塊與外部通信設(shè)備相連，使得CPU主控芯片可通過RS485總線接口完成組網(wǎng)，實(shí)現(xiàn)長(zhǎng)距離傳輸，本實(shí)用新型能夠應(yīng)用于傳感器布點(diǎn)多、分散距離遠(yuǎn)的場(chǎng)合，實(shí)用性強(qiáng)。

附圖說明

下面結(jié)合附圖對(duì)本實(shí)用新型做進(jìn)一步的說明。

圖1為本實(shí)用新型中穩(wěn)壓電路的電路連接原理圖；

圖2為本實(shí)用新型中CPU主控芯片、I2C總線接口模塊、RS485總線接口模塊的電路連接原理圖；

圖中，10為CPU主控芯片、20為傳感器采集電路、30為I2C總線接口模塊。40為RS485總線接口模塊，50為穩(wěn)壓電路,60為電路調(diào)試接口模塊，70為外部通信設(shè)備。

具體實(shí)施方式

如圖1、圖2所示，一種低功耗傳感器接口電路，包括CPU主控芯片10、傳感器采集電路20、I2C總線接口模塊30、RS485總線接口模塊40和穩(wěn)壓電路50，所述傳感器采集電路20的輸出端通過I2C總線接口模塊30與CPU主控芯片10相連，所述CPU主控芯片10通過RS485總線接口模塊40與外部通信設(shè)備70相連；所述穩(wěn)壓電路50為整個(gè)接口電路提供電源。

使用時(shí)，傳感器采集電路20的輸出端通過I2C總線接口模塊30與CPU主控芯片10相連，使得CPU主控芯片10完成傳感器數(shù)值的采集；同時(shí)，所述CPU主控芯片10通過RS485總線接口模塊40與外部通信設(shè)備70相連，使得CPU主控芯片可通過RS485總線接口完成組網(wǎng)，實(shí)現(xiàn)長(zhǎng)距離傳輸，本實(shí)用新型能夠應(yīng)用于傳感器布點(diǎn)多、分散距離遠(yuǎn)的場(chǎng)合，實(shí)用性強(qiáng)。

具體地，還包括：電路調(diào)試接口模塊60，所述電路調(diào)試接口模塊60與所述CPU主控芯片10相連。

本實(shí)用新型中，如圖1所示，所述穩(wěn)壓電路50的結(jié)構(gòu)為：包括穩(wěn)壓器U2，所述穩(wěn)壓器U2的電源輸入端Vin與電容C1的一端、電容C5的一端、磁珠FB2的一端、穩(wěn)壓器U2的使能端EN均相連，所述電容C1的另一端接地，所述電容C5的另一端與磁珠FB1的一端連接后接地，所述磁珠FB2的另一端與電容C6的一端、二極管D5的負(fù)極、5V電源輸出端均相連，所述電容C6的另一端與磁珠FB1的另一端連接后接地，所述二極管D5的正極接地；所述穩(wěn)壓器U2的電源輸出端Vout與電容C3的一端、電容C4的一端、電阻R7的一端、電阻R6的一端、CPU主控芯片10的電源端VDD、3V電源輸出端均相連，所述穩(wěn)壓器U2的電壓調(diào)節(jié)端BYP串接電容C2后接地，所述穩(wěn)壓器U2的接地端GND接地，所述電容C3的另一端、電容C4的另一端均接地，所述電阻R7的另一端與CPU主控芯片10的時(shí)鐘信號(hào)輸入端I2C_SCL相連，所述電阻R6的另一端與CPU主控芯片10的數(shù)據(jù)信號(hào)輸入端I2C_SDA相連。

如圖2所示，所述I2C總線接口模塊30的結(jié)構(gòu)為：包括接線端子P3，所述接線端子P3的電源端與穩(wěn)壓電路50的3V電源輸出端相連，所述接線端子P3的第一輸出端與二極管D1的負(fù)極、CPU主控芯片10的數(shù)據(jù)信號(hào)輸入端SDA相連，所述接線端子P3的第二輸出端與二極管D2的負(fù)極、CPU主控芯片10的時(shí)鐘信號(hào)輸入端SCL相連，所述二極管D1的正極、二極管D2的正極、接線端子P3的接地端均接地。

具體地，所述RS485總線接口模塊40的電路結(jié)構(gòu)為：包括接線端子P1，所述接線端子P1的電源端與電阻R1的一端、穩(wěn)壓電路50的5V電源輸出端均相連，所述電阻R1的另一端與接線端子P1的第一輸出端、電阻R2的一端、雙向穩(wěn)壓管D6的一端、雙向穩(wěn)壓管D4的一端、RS485收發(fā)器U1的485差分正輸出端A均相連，所述接線端子P1的第一輸出端與電阻R3的一端、電阻R2的另一端、雙向穩(wěn)壓管D6的另一端、雙向穩(wěn)壓管D3的一端、RS485收發(fā)器U1的485差分負(fù)輸出端B均相連，所述接線端子P1的接地端、雙向穩(wěn)壓管D4的另一端、電阻R3的另一端、雙向穩(wěn)壓管D3的另一端均接地；所述RS485收發(fā)器U1的電源正端VCC與穩(wěn)壓電路50的5V電源輸出端相連，所述RS485收發(fā)器U1的數(shù)據(jù)輸出端RO串接電阻R4后與電阻R5的一端、所述CPU主控芯片10的串口數(shù)據(jù)接收端USART_RX相連，所述電阻R5的另一端接地，所述RS485收發(fā)器U1的低電平有效端與所述CPU主控芯片10的輸出端PA3相連，所述RS485收發(fā)器U1的高電平有效端DE與所述CPU主控芯片10的輸出端PA2相連，所述RS485收發(fā)器U1的數(shù)據(jù)輸入端DI與所述CPU主控芯片10的串口數(shù)據(jù)發(fā)送端USART_TX相連；本實(shí)用新型RS485總線接口模塊40和 CPU主控芯片10的連接，完成了模擬RS485差分信號(hào)的輸出，可以實(shí)現(xiàn)長(zhǎng)距離傳輸組網(wǎng)，與傳統(tǒng)的RS485芯片相比，降低了RS485芯片自身發(fā)送與接收帶來的功耗，縮減了成本。

更進(jìn)一步地，所述電路調(diào)試接口模塊60包括接線端子P2，所述接線端子P2的電源端與穩(wěn)壓電路50的3V電源輸出端相連，所述接線端子P2的第一輸出端與CPU主控芯片10的調(diào)試端SWIM相連，所述接線端子P2的第二輸出端與CPU主控芯片10的復(fù)位端相連，所述接線端子P2的電源負(fù)端與CPU主控芯片10的公共接地端VSS相連。

本實(shí)施例中，所述CPU主控芯片10的型號(hào)為STM8L101F3，所述穩(wěn)壓器U2的型號(hào)為SPX3819-33，所述RS485收發(fā)器U1的型號(hào)為SP485EESA，所述外部通信設(shè)備70為網(wǎng)關(guān)節(jié)點(diǎn)。

上面結(jié)合附圖對(duì)本實(shí)用新型的實(shí)施例作了詳細(xì)說明，但是本實(shí)用新型并不限于上述實(shí)施例，在本領(lǐng)域普通技術(shù)人員所具備的知識(shí)范圍內(nèi)，還可以在不脫離本實(shí)用新型宗旨的前提下作出各種變化。