本發(fā)明涉及數(shù)?；旌霞呻娐吩O(shè)計(jì)，尤其涉及一種電荷重分布式電容陣列結(jié)構(gòu)及sar?adc系統(tǒng)。

背景技術(shù)：

1、模數(shù)轉(zhuǎn)化器adc中，逐次逼近型模數(shù)轉(zhuǎn)換器sar?adc由于其模擬電路部分結(jié)構(gòu)相較簡單，相比于其他結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器更適配先進(jìn)工藝下的數(shù)模混合電路，功耗低等優(yōu)勢被得到了廣泛的應(yīng)用。

2、通常sar?adc的精度為12bit以下，常見的sar?adc的dac電容陣列采用三段式電容陣列來控制電容陣列的版圖面積在合理的范圍之內(nèi)，并使用分?jǐn)?shù)形式的單位電容來充當(dāng)橋接電容，會導(dǎo)致電容的匹配更加困難，造成電容陣列的失配。而傳統(tǒng)的電容陣列不進(jìn)行分段，電容個數(shù)是隨著位數(shù)呈指數(shù)型增長的，以16bit?sar?adc為例，其需要65536個電容，此外，在一些高精度adc中還需要添加冗余位，這需要更多的單位電容，最終導(dǎo)致芯片面積過大。

技術(shù)實(shí)現(xiàn)思路

1、針對現(xiàn)有技術(shù)中所存在的不足，本發(fā)明提供了一種電荷重分布式電容陣列結(jié)構(gòu)及sar?adc系統(tǒng)，解決了現(xiàn)有的高精度sar?adc中，電容陣列占用面積較大，成本高，電容陣列之間匹配性差，實(shí)用性差的問題。

2、根據(jù)本發(fā)明的實(shí)施例，一種電荷重分布式電容陣列結(jié)構(gòu)，包括高段電容陣列、中段電容陣列以及低段電容陣列，高段電容陣列與中段電容陣列之間的第一橋接電容、中段電容陣列與低段電容陣列之間的第二橋接電容；

3、所述第一橋接電容和所述第二橋接電容為整數(shù)電容，所述高段電容陣列、所述中段電容陣列、所述低段電容陣列中均添加冗余位電容，且所述高段電容陣列的每個高段權(quán)重電容拆分為2個相同大小的子電容；

4、其中，高段電容陣列為m位、中段電容陣列為k位且低段電容陣列為l位，用于實(shí)現(xiàn)n位精度的模數(shù)轉(zhuǎn)換，m、n、k、l為正整數(shù)，n＝m+k+l，m≥l≥k。

5、可選地，所述高段電容陣列包括m+a個電容，m表示高段電容陣列中的高段權(quán)重電容數(shù)量，高段權(quán)重電容2m-mc用于實(shí)現(xiàn)二分法的電壓搜索區(qū)間，a表示高段電容陣列中添加的冗余位電容數(shù)量，a為正整數(shù)，m為小于或者等于m的正整數(shù)；

6、所述中段電容陣列包括k+b個電容，k表示中段電容陣列中的中段權(quán)重電容數(shù)量，中段權(quán)重電容2k-kc用于實(shí)現(xiàn)二分法的電壓搜索區(qū)間，b表示中段電容陣列中添加的冗余位電容數(shù)量，b為正整數(shù)，k為小于或者等于k的正整數(shù)；

7、所述低段電容陣列包括l+c+d個電容，l表示低段電容陣列中的低段權(quán)重電容數(shù)量，低段權(quán)重電容2l-lc用于實(shí)現(xiàn)二分法的電壓搜索區(qū)間，c表示低段電容陣列中添加的冗余位電容數(shù)量,d表示低段電容陣列中添加的另一冗余位電容數(shù)量,c和d為正整數(shù)，l為小于或者等于l的正整數(shù)。

8、可選地，所述低段電容陣列還增加f個單位電容。

9、可選地，m＝7，k＝4，l＝5，f＝7；

10、a＝1,且高段電容陣列中添加1個4c的冗余位電容；

11、b＝1,且中段電容陣列中添加1個4c的單位電容；

12、c＝1,d＝2,且低段電容陣列中添加1個8c的冗余位電容和2個2c的冗余位電容。

13、可選地，所述第一橋接電容和所述第二橋接電容為2c的單位電容。

14、另一方面，根據(jù)本發(fā)明實(shí)施例，還提供了一種sar?adc系統(tǒng)，包括正端采樣電容陣列、負(fù)端采樣電容陣列、比較器以及sar邏輯模塊，其特征在于，正端采樣電容陣列和負(fù)端采樣電容陣列均采用如上所述的電荷重分布式電容陣列結(jié)構(gòu)；

15、差分輸入信號vin和差分輸入信號vip分別連接到比較器的兩個輸入端上，正端采樣電容陣列的上極板與所述差分輸入信號vip連接，正端采樣電容陣列的下極板通過正端電容開關(guān)與正端采樣電容陣列的各個電容連接，正端電容開關(guān)用于選擇正端采樣電容陣列的各個電容接地或與基準(zhǔn)電壓連接；負(fù)端采樣電容陣列的上極板與差分輸入信號vin連接，負(fù)端采樣電容陣列的下極板通過負(fù)端電容開關(guān)與負(fù)端采樣電容陣列的各個電容連接，負(fù)端電容開關(guān)用于選擇負(fù)端采樣電容陣列的各個電容接地或與基準(zhǔn)電壓連接；

16、sar邏輯模塊包括輸入端、第一輸出端、第二輸出端和第三輸出端，比較器的輸出端連接sar邏輯模塊的輸入端，所述sar邏輯模塊的第一輸出端和第二輸出端，用于控制正端電容開關(guān)和負(fù)端電容開關(guān)的開關(guān)狀態(tài)，所述sar邏輯模塊的第三輸出端輸出數(shù)字信號。

17、可選地，處于復(fù)位階段時(shí)，正端采樣電容陣列和負(fù)端采樣電容陣列中，在高段電容陣列的高段權(quán)重電容，所有子電容的下極板依次交錯連接到基準(zhǔn)電壓和接地，其中，高段電容陣列的最高位第一個子電容的下極板連接到基準(zhǔn)電壓，最高位第二個子電容的下極板接地，下一位第一個子電容的下極板連接到基準(zhǔn)電壓，下一位第二個子電容的下極板接地；在中段電容陣列和在低段電容陣列的所有電容下極板都連接到基準(zhǔn)電壓；

18、處于采樣階段時(shí)，差分輸入信號vip被采樣到正端采樣電容陣列的上極板，差分輸入信號vin被采樣到負(fù)端采樣電容陣列的上極板；

19、處于轉(zhuǎn)換階段時(shí)，比較器對差分輸入信號vip和差分輸入信號vin進(jìn)行第1次比較，若比較器輸出的結(jié)果是1，表示差分輸入信號vip＞差分輸入信號vin，則正端采樣電容陣列中最高位兩個子電容的下極板從連接到基準(zhǔn)電壓和接地切換為均接地，同時(shí)負(fù)端采樣電容陣列中的最高位兩個子電容下極板從連接到基準(zhǔn)電壓和接地切換為均連接到基準(zhǔn)電壓，以使接收差分輸入信號vin的負(fù)端采樣電容陣列中，每個電容的電壓輸入增加1/4個基準(zhǔn)電壓，同時(shí)接收差分輸入信號vip的正端采樣電容陣列中，每個電容的電壓輸入降低1/4個基準(zhǔn)電壓。

20、可選地，還包括與所述sar邏輯模塊連接的數(shù)字校準(zhǔn)模塊，所述數(shù)字校準(zhǔn)模塊調(diào)整基準(zhǔn)電壓。

21、可選地，通過基準(zhǔn)電壓源提供所述基準(zhǔn)電壓，所述基準(zhǔn)電壓源的數(shù)量為1個。

22、相比于現(xiàn)有技術(shù)，本發(fā)明具有如下有益效果：使用整數(shù)電容作為橋接電容，提高橋接電容與高段電容陣列、中段電容陣列以及低段電容陣列中的權(quán)重電容的版圖匹配性，避免電容陣列的失配的問題，同時(shí)結(jié)合高段電容陣列、中段電容陣列、低段電容陣列中添加的冗余位電容，實(shí)現(xiàn)整數(shù)化，提高模數(shù)轉(zhuǎn)換精度。此外，本發(fā)明實(shí)施例還限定m≥l≥k，即低段電容陣列的位數(shù)大于中段電容陣列的位數(shù)，兼顧模數(shù)轉(zhuǎn)換精度和模數(shù)轉(zhuǎn)換速度，其中，在模數(shù)轉(zhuǎn)換精度方面，低段電容陣列的較多位數(shù)有助于更精細(xì)地分辨較小的輸入信號變化；在模數(shù)轉(zhuǎn)換速度方面，中段電容陣列的較少位數(shù)能夠加快轉(zhuǎn)換過程。

技術(shù)特征：

1.一種電荷重分布式電容陣列結(jié)構(gòu)，其特征在于，包括高段電容陣列、中段電容陣列以及低段電容陣列，高段電容陣列與中段電容陣列之間的第一橋接電容、中段電容陣列與低段電容陣列之間的第二橋接電容；

2.如權(quán)利要求1所述的電荷重分布式電容陣列結(jié)構(gòu)，其特征在于，所述高段電容陣列包括m+a個電容，m表示高段電容陣列中的高段權(quán)重電容數(shù)量，高段權(quán)重電容2m-mc用于實(shí)現(xiàn)二分法的電壓搜索區(qū)間，a表示高段電容陣列中添加的冗余位電容數(shù)量，a為正整數(shù)，m為小于或者等于m的正整數(shù)；

3.如權(quán)利要求2所述的電荷重分布式電容陣列結(jié)構(gòu)，其特征在于，所述低段電容陣列還增加f個單位電容。

4.如權(quán)利要求1至3任一項(xiàng)所述的電荷重分布式電容陣列結(jié)構(gòu)，其特征在于，m＝7，k＝4，l＝5，f＝7；

5.如權(quán)利要求4所述的電荷重分布式電容陣列結(jié)構(gòu)，其特征在于，所述第一橋接電容和所述第二橋接電容為2c的單位電容。

6.一種sar?adc系統(tǒng)，包括正端采樣電容陣列、負(fù)端采樣電容陣列、比較器以及sar邏輯模塊，其特征在于，正端采樣電容陣列和負(fù)端采樣電容陣列均采用如權(quán)利要求1至5任一項(xiàng)所述的電荷重分布式電容陣列結(jié)構(gòu)；

7.如權(quán)利要求6所述的sar?adc系統(tǒng)，其特征在于，處于復(fù)位階段時(shí)，所述正端采樣電容陣列和負(fù)端采樣電容陣列中，在高段電容陣列的高段權(quán)重電容，所有子電容的下極板依次交錯連接到基準(zhǔn)電壓和接地，其中，高段電容陣列的最高位第一個子電容的下極板連接到基準(zhǔn)電壓，最高位第二個子電容的下極板接地，下一位第一個子電容的下極板連接到基準(zhǔn)電壓，下一位第二個子電容的下極板接地；在中段電容陣列和在低段電容陣列的所有電容下極板都連接到基準(zhǔn)電壓；

8.如權(quán)利要求6所述的sar?adc系統(tǒng)，其特征在于，還包括與所述sar邏輯模塊連接的數(shù)字校準(zhǔn)模塊，所述數(shù)字校準(zhǔn)模塊調(diào)整基準(zhǔn)電壓。

9.如權(quán)利要求6所述的sar?adc系統(tǒng)，其特征在于，通過基準(zhǔn)電壓源提供所述基準(zhǔn)電壓，所述基準(zhǔn)電壓源的數(shù)量為1個。

技術(shù)總結(jié)
本發(fā)明提供了一種電荷重分布式電容陣列結(jié)構(gòu)及SAR?ADC系統(tǒng)，電荷重分布式電容陣列結(jié)構(gòu)包括高段電容陣列、中段電容陣列以及低段電容陣列，高段電容陣列與中段電容陣列之間的第一橋接電容、中段電容陣列與低段電容陣列之間的第二橋接電容；第一橋接電容和第二橋接電容為整數(shù)電容，高段電容陣列、中段電容陣列、低段電容陣列中均添加冗余位電容；其中，高段電容陣列為M位、中段電容陣列為K位且低段電容陣列為L位，用于實(shí)現(xiàn)N位精度的模數(shù)轉(zhuǎn)換，M、N、K、L為正整數(shù)，N＝M+K+L，M≥L≥K。本發(fā)明降低了高精度SAR?ADC中的電容陣列占用面積及功耗，還提高了電容陣列之間匹配性，同時(shí)兼顧模數(shù)轉(zhuǎn)換精度和模數(shù)轉(zhuǎn)換速度。

技術(shù)研發(fā)人員：韓濤,杜宇彬,付東兵,駱林波,劉林果,汪芳,陳光炳
受保護(hù)的技術(shù)使用者：重慶吉芯科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/5