本發(fā)明屬于集成電路領(lǐng)域，具體涉及一種單端比較器、多比特sar-adc電路，以及采用單端比較器或多比特sar-adc電路的cim芯片。

背景技術(shù)：

1、作為突破馮諾依曼架構(gòu)的有效策略之一，存內(nèi)計算(computing?in?memory，縮寫為cim)引起了人們的廣泛關(guān)注，存內(nèi)計算將存儲器與運算模塊合二為一，大幅減少了數(shù)據(jù)的搬移，進而節(jié)省了這部分的時間和能耗開銷。隨著人工智能、大數(shù)據(jù)、物聯(lián)網(wǎng)時代的到來和可穿戴設(shè)備的普及，存內(nèi)計算電路以及不斷走向應(yīng)用和普及。

2、當前，隨著芯片的集成度不斷提高，運算過程的功耗問題逐漸成為制約模塊發(fā)展的重要因素。在此基礎(chǔ)上，對存內(nèi)計算電路中相關(guān)模塊進行結(jié)構(gòu)優(yōu)化，從而降低芯片的總功耗，已經(jīng)成為本領(lǐng)域技術(shù)人員的工作重點。

3、存內(nèi)計算電路的功耗主要由計算模塊的運算過程和量化電路的量化過程產(chǎn)生。傳統(tǒng)的量化電路普遍采用鎖存型比較器來實現(xiàn)計算電壓和參考電壓之間的比較，這一類比較器的動態(tài)功耗和靜態(tài)功耗相對較大。因此，如何設(shè)計出具有更低功耗的比較器，將是技術(shù)人員是克服存內(nèi)計算電路功耗問題的研究方向之一。

技術(shù)實現(xiàn)思路

1、為了解決現(xiàn)有存內(nèi)計算電路采用的比較器功耗較高的問題，本發(fā)明提供一種單端比較器、多比特sar-adc電路及其芯片。

2、本發(fā)明提供的技術(shù)方案為：

3、一種單端比較器，其支持對輸入的信號電壓vin進行單比特量化。該單端比較器包括三個pmos管p0～p2，三個nmos管n0～n2，一個電容c，三個傳輸門tg1～tg3。電路連接關(guān)系如下；

4、輸入信號vin和參考電壓vref分別通過tg1和tg2連接在電容c的下極板上；電容c的上級板通過tg3接啟動電壓vcm。

5、p0、p2的源極接電源vdd；p0的漏極與p1的源極相連；p1、n1的柵極與電容c的上級板連接；p1、n1的漏極與p2、n2的柵極電連接；n1的源極與n0的漏極相連；n0、n2的源極接地；n0的柵極接使能信號en；p0的柵極接反相使能信號enb；p2和n2的漏極相連并作為輸出端out。

6、在單端比較器中，p1和n1構(gòu)成第一反相器，p2和n2構(gòu)成第二反相器；啟動電壓vcm設(shè)置為第一反相器的閾值電壓。由于本發(fā)明方案中的第一反相器是由p1、n1構(gòu)成的cmos反相器，則第一反相器的閾值電壓即為vdd/2。

7、作為本發(fā)明進一步的改進，單端比較器實現(xiàn)對輸入信號vin和參考電壓vref進行比較的操作策略包括置位階段和比較階段，過程如下：

8、(1)置位階段

9、打開tg2與tg3，關(guān)閉tg1；將enb置高電平，en置低電平。

10、(2)比較階段

11、打開tg1，關(guān)閉tg2與tg3；enb置低電平，en置高電平；此時，輸出端out的電平狀態(tài)即為輸入信號vin量化結(jié)果。

12、作為本發(fā)明進一步的改進，在置位階段，單端比較器的電容下級板接vref，上極板接vdd/2；并由于p0和n0關(guān)斷，導(dǎo)致第一反相器停止工作。

13、在比較階段，單端比較器的電容下級板接vin，上極板接vdd/2。由于p0和n0導(dǎo)通，第一反相器工作；此時，第二反相器的輸出端out的電平狀態(tài)取決于電容c的極板電壓的變化。

14、作為本發(fā)明進一步的改進，在比較階段，單端比較器的輸出邏輯如下：

15、(a)當vin＞vref時，下極板電壓vx上升，由于電容c的電荷守恒效應(yīng)，上極板電壓vy也上升，并超出第一反相器的臨界電壓；此時，第一反相的輸入端呈高電平，經(jīng)過第一反相器和第二反相器后，第二反相器的輸出端out呈高電平，即輸出比較結(jié)果為“1”。

16、(b)當vin＜vref時，下極板電壓vx下降，由于電容c的電荷守恒效應(yīng)，上極板電壓vy也下降，因此無法超出第一反相器的閾值電壓；此時，第一反相的輸入端呈低電平，經(jīng)過第一反相器和第二反相器后，第二反相器的輸出端out呈低電平，即輸出比較結(jié)果為“0”。

17、作為本發(fā)明進一步的改進，單端比較器還包括一個用于控制輸出端out在置位階段的電平狀態(tài)的pmos管p3；其中，p3的柵極接使能信號en，p3的源極接電源vdd，p3的漏極接p2的柵極。

18、在置位階段，en置低電平；p3處于導(dǎo)通狀態(tài)，此時，第二反相器的輸入端呈高電平，則第二反相器的輸出端out為低電平。

19、本發(fā)明還包括一種多比特sar-adc電路，其包括：cadc采樣電路、比較電路，以及sar邏輯模塊。

20、其中，cadc采樣電路用于通過逐次逼近生成表征比較結(jié)果的電壓信號。cadc采樣電路包括6個電容c1～c6，5個二選一選通器sw1～sw5，以及1個傳輸門tg0。其中，c1～c6電容值之比為1:1:2:4:8:16；c1～c6的上極板連接在信號線vcomp上；c1的下級板接地，c2～c6的下級板依次接sw1～sw5的輸出端。sw1～sw4各自的其中一個輸入端接地，另一個輸入端接參考電壓vref；sw5的其中一個輸入端接輸入信號vin，另一個輸入端接地。tg0的一端接在信號線vcomp上，另一端接啟動電壓vcm。其中，sw1～sw4的選通方向由數(shù)字信號d0、d1、d2、d3分別控制，sw5選通方向和tg0的開關(guān)狀態(tài)由一個時鐘控制模塊生成的采樣信號clk-sample控制。

21、比較電路由三個pmos管p0～p2和三個nmos管n0～n2構(gòu)成。其中，p1和n1構(gòu)成第一反相器，p2和n2構(gòu)成第二反相器；兩個反相器級聯(lián)。第一反相器的輸入端接cadc采樣電路中的信號線vcomp；第二反相器的輸出端out用于輸出比較結(jié)果。p0作為第一反相器與電源vdd之間的傳輸管；n0作為第一反相器與地端gnd之間的傳輸管。n0的柵極接時鐘信號clk，p0的柵極接反相時鐘信號clkb；clk和clkb由時鐘控制模塊產(chǎn)生。

22、sar邏輯模塊用于獲取比較電路輸出端out的比較結(jié)果，并根據(jù)比較結(jié)果生成分別用于控制sw1～sw4的選通方向的數(shù)字信號d0～d3；進而實現(xiàn)通過逐次逼近的方式得到輸入信號vin的量化結(jié)果。

23、作為本發(fā)明進一步的改進，當數(shù)字d0～d3和采樣信號clk-sample為低電平，則sw1～sw5的輸入端接地，tg0斷開。當數(shù)字d0～d3和采樣信號clk-sample為高電平，則sw1～sw4接vref，sw5接vin，tg0導(dǎo)通。

24、作為本發(fā)明進一步的改進，多比特sar-adc電路用于實現(xiàn)對輸入信號vin按照最高4bit的精度等級進行量化。4bit量化操作包括采樣階段和比較階段，過程如下：

25、一、采樣階段：

26、s1：將采樣信號clk-sample為高電平，此時，c6下級板通過sw5接vin，vcm連接至信號線vcomp，vcm＝vdd/2；因此，電容c6的上下極板的電壓分別為vdd/2和vin。

27、二、比較階段：

28、s2：將采樣信號clk-sample為低電平，此時，sw5接地，vcm與信號線vcomp斷開連接。

29、s3：sar邏輯模塊生成四位數(shù)字信號“d3d2d1d0”的初始值為“1000”，進而切換cadc采樣電路中sw1～sw4的選通方向；與此同時，sar邏輯模塊采集比較電路的輸出端out的電平狀態(tài)；

30、s4：根據(jù)輸出端out的比較結(jié)果，對四位數(shù)字信號“d3d2d1d0”做出如下調(diào)整：

31、(1)若out＝1，則將四位數(shù)字信號“d3d2d1d0”中在上一輪置為高電平的位，置為低電平；并將其下一位，置為高電平。

32、(2)若out＝0，則將四位數(shù)字信號“d3d2d1d0”中在上一輪置為高電平的最低位的下一位也置為高電平；

33、s5：重復(fù)步驟s4的策略繼續(xù)比較4次，并根據(jù)最后一次比較的結(jié)果生成最終的量化數(shù)據(jù)。

34、作為本發(fā)明進一步的改進，多比特sar-adc電路中的cadc采樣電路的電容和二選一選通器的數(shù)量n＞6；此時，多比特sar-adc電路用于實現(xiàn)對輸入信號vin按照最高(n-2)bit的精度等級進行量化。

35、在這種更大規(guī)模的cadc采樣電路中，電容c1～cn的電容值之比為：1:1:2:4:8:…:2n-2。其中，電容值最大的電容的下級板通過二選一選通器接輸入信號vin或接地，電容值最小的其中一個電容的下級板直接接地。其余各個電容分別通過二選一選通器接參考電壓vref或接地。

36、本發(fā)明還包括一種cim芯片，其集成有如前述的單端比較器，或多比特sar-adc電路；并利用單端比較器或多比特sar-adc電路對cim芯片中計算模塊的計算結(jié)果進行量化。

37、本發(fā)明提供的技術(shù)方案，具有如下有益效果：

38、本發(fā)明設(shè)計了一種由電容和兩級反相器構(gòu)成的新型的單端比較器，并基于這種比較器設(shè)計出了可以實現(xiàn)對計算電壓進行多比特量化的sar-adc電路。與傳統(tǒng)電路相比，本發(fā)明設(shè)計的新型電路在進行比較時，流經(jīng)gnd的電流較小，因此電路的功耗相對更小。將其應(yīng)用于其它存算電路或運算模塊后，可降低相關(guān)電路在量化階段的運行功耗，進而緩解相關(guān)電路的功耗困境。

39、除了具有更低的運行功耗以外，本發(fā)明設(shè)計的4bit的sar-adc電路的enob可以達到3.96db，因而能夠滿足cim芯片對4bit量化功能的需求，該電路還具有良好的dnl和inl特性，實用性更強。