專利名稱：數(shù)據(jù)輸出緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)輸出緩沖電路，特別涉及能夠降低在輸入數(shù)據(jù)中將負電場加到一數(shù)據(jù)輸出端子上時，在一輸出緩沖電路部分所產(chǎn)生的噪聲的數(shù)據(jù)輸出緩沖電路。
緩沖器是一暫時存儲部位，在這里為了處理數(shù)據(jù)而使數(shù)據(jù)在二個裝置或具有不同速率和不同單元的二個程序之間被接收或被傳送。它起在邏輯電路中暫時地發(fā)送一門延遲信號的作用。
在半導(dǎo)體存儲器件中，一數(shù)據(jù)輸出緩沖電路用來向一外部芯片輸出自一存儲單元所讀取的數(shù)據(jù)。應(yīng)用具有高集成和高速工作的半導(dǎo)體存儲器件時，在輸出數(shù)據(jù)的操作中會伴隨有噪聲出現(xiàn)。其出現(xiàn)噪聲的主要原因之一是當在該數(shù)據(jù)輸出緩沖電路的輸出端的一大尺寸晶體管執(zhí)行移位操作時產(chǎn)生的大的峰值電流所引起的。
下面將結(jié)合附圖來討論一常規(guī)的數(shù)據(jù)輸出緩沖電路。
如

圖1所示，一常規(guī)的數(shù)據(jù)輸出緩沖電路的構(gòu)成包括有一上拉(pullup)晶體管2和一下拉(pulldown)晶體管3，這兩個晶體管相互串聯(lián)連接并具有源極和連接到輸入/輸出端子1的漏極；一箝位晶體管4，它具有一連接到VSS端的柵極和連接到上拉晶體管2的柵極的一漏極；一第一驅(qū)動部分5，它包括有相互串聯(lián)連接的一PMOS MS和一NMOS M4，并為了驅(qū)動上拉晶體管2而通過一噪聲降低電阻R1連接到該上拉晶體管2；一第二驅(qū)動部分6，為了驅(qū)動下拉晶體管3而通過一噪聲降低電阻R2連接到該下拉晶體管3的柵極；和一輸入緩沖器7，為了輸入數(shù)據(jù)而和該輸入/輸出端子相連。
上拉晶體管2的漏極連接到VCC端，箝位晶體管4的源極連接到輸入/輸出端子1和下拉晶體管3的漏極。第二驅(qū)動部分6由一用來反相DOUT信號并隨后將其提供給下拉晶體管3的反相器組成。
具有前述結(jié)構(gòu)的數(shù)據(jù)輸出緩沖電路使用用來輸入和輸出數(shù)據(jù)的輸入/輸出端子1。
當通過輸入/輸出端子1提供了一針對一DRAM而言的0.8～-1V的低電平數(shù)據(jù)，即提供了負電場時，則在該上拉晶體管(M2)2的柵極和源極之間產(chǎn)生一電壓。這是因為該上拉晶體管2的柵極具有地電位GND。如果上拉晶體管2的柵極和源極電壓大于VT，則上拉晶體管2導(dǎo)通。此時，因為上拉晶體管2的源極和漏極的電壓差大，所以在一溝道區(qū)域中存在有所產(chǎn)生的熱載流子，因而電流流向上拉晶體管2的襯底電位VBB以增強該襯底偏置的電位。箝位晶體管4用來防止該襯底偏置電位的增高。
因為當數(shù)據(jù)被傳送或被接收時該輸出緩沖器將保持高阻抗，所以上拉和下拉晶體管2和3的柵極將保持為地電位GND。換言之，該DOUT信號保持一高電平。
當該箝位晶體管4由于被加到輸入/輸出端子1的負電位導(dǎo)通而向該輸入/輸出端子1釋放在上拉晶體管2的柵極上累積的電荷時，該電荷再次從第一驅(qū)動部分5的源極提供給上拉晶體管2的柵極，因而產(chǎn)生了噪聲。為了抑制噪聲，加上一用來降低噪聲的電阻R1。
因為當輸入/輸出端子1的負電壓的電平下降到該箝位晶體管4的閾值電壓時，該上拉晶體管2的柵極和源極之間的電位差可被減小，所以上拉晶體管2的暫時導(dǎo)通不可能被防止。
當箝位晶體管4由于加到輸入/輸出端子1的負電位導(dǎo)通而向該輸入/輸出端子1釋放在該上拉晶體管2的柵極上累積的電荷時，該電荷再次從第一驅(qū)動部分5的NMOS M4的源極被提供給上拉晶體管2的柵極，從而使得在輸出數(shù)據(jù)時該電阻R1延遲了上拉晶體管2的柵極的電荷累積時間，因而導(dǎo)致上拉操作的延遲。因而，不可能有效地抑制由于上拉晶體管2的漏極和源極之間的一大的差額而使得該襯底偏置電位的增高所產(chǎn)生的噪聲。
因此，本發(fā)明的數(shù)據(jù)輸出緩沖電路是要避免由于相關(guān)技術(shù)的局限和缺陷而引起的幾個問題。
本發(fā)明的一個目的是提供一種當負電位加到一數(shù)據(jù)輸入/輸出端子時能夠有效地抑制所產(chǎn)生的噪聲的數(shù)據(jù)輸出緩沖電路。
本發(fā)明的另外的特征和優(yōu)點將在說明中予以陳述，通過說明的陳述或通過對本發(fā)明實踐的學(xué)習(xí)而會明顯的理解。通過所撰寫的說明及其權(quán)利要求以及附圖中所指出的特定的構(gòu)成將會實現(xiàn)和獲得本發(fā)明的目的和其它的優(yōu)點。
為了實現(xiàn)這些和其它的優(yōu)點并根據(jù)本發(fā)明的目的，概括地說，一數(shù)據(jù)輸出緩沖電路包括有一噪聲產(chǎn)生抑制部分，用來檢測提供給輸入和輸出數(shù)據(jù)的輸入/輸出端子的一信號的電平以輸出第一和第二噪聲產(chǎn)生抑制信號；一上拉晶體管，具有一連接到輸入/輸出端子的源極和一連接到VCC端的漏極；一下拉晶體管，由連接到該輸入/輸出端子的該上拉和下拉晶體管的兩個源極串聯(lián)連接到該上拉晶體管；用來驅(qū)動上拉晶體管和下拉晶體管的第一和第二驅(qū)動部分；和一箝位晶體管，該箝位晶體管通過第一噪聲產(chǎn)生抑制信號來導(dǎo)通，以便抑制由于該上拉晶體管的柵極和源極之間的電壓差而引起的襯底偏置的增加。
從前述一般性的說明和以下詳細說明所了解的是舉例說明，期望提供對本發(fā)明權(quán)利保護的進一步解釋。
通過結(jié)合附圖對本發(fā)明所作的如下的詳細說明將更容易地理解本發(fā)明的這些和各種其它的目的、特性和優(yōu)點。
圖1是一常規(guī)數(shù)據(jù)輸出緩沖電路的電路圖；圖2是根據(jù)本發(fā)明的一數(shù)據(jù)輸出緩沖電路的電路圖。
現(xiàn)在詳細說明本發(fā)明的最佳實施例，最佳實施例的例子在附圖中給出。
一數(shù)據(jù)輸出緩沖電路包括一上拉晶體管21和一下拉晶體管22，這兩個晶體管通過它們的源極相互串聯(lián)連接，而該兩源極共同連接到輸入/輸出端子20；一噪聲產(chǎn)生抑制部分27，用來邏輯地操作數(shù)據(jù)信號和寫啟動信號WEB以產(chǎn)生一噪聲抑制信號；一箝位晶體管23，具有一連接到噪聲產(chǎn)生抑制部分27和上拉晶體管21的柵極的一柵極；一第一驅(qū)動部分24，包括有相互串聯(lián)連接的PMOS M5和NMOS M4，并且通過一噪聲降低電阻R1連接到上拉晶體管21的柵極，用來驅(qū)動上拉晶體管21；一第二驅(qū)動部分25，通過一噪聲降低電阻R2連接到下拉晶體管22，用來驅(qū)動下拉晶體管22；和一輸入緩沖器，連接到輸入/輸出端子20，用來輸入數(shù)據(jù)。
噪聲產(chǎn)生抑制部分27，包括一第一“或非”門28，邏輯地操作一寫啟動信號WEB和一通過輸入/輸出端子20的數(shù)據(jù)信號，用來將該結(jié)果輸出到箝位晶體管23的柵極；和一第二“或非”門29，邏輯地操作第一“或非”門28的一輸出信號和一外部DOUT信號，用來將該結(jié)果輸出到第一驅(qū)動部分24的NMOS M4的柵極。
上拉晶體管21的漏極連接到VCC端，箝位晶體管23的源極連接到輸入/輸出端子20和下拉晶體管22的漏極。第二驅(qū)動部分25包括一反相器，用來反相一DOUT信號以向下拉晶體管22提供被反相的DOUT信號。
現(xiàn)在詳細討論具有上述構(gòu)成的該數(shù)據(jù)輸出緩沖電路的操作。當一數(shù)值為0.8和-1V之間的低電平數(shù)據(jù)加到該輸入/輸出端子20時，一通過輸入緩沖器26的信號數(shù)據(jù)變?yōu)镺V，即CMOS器件的低電平。這時，它意味著該低電平相對于標準地電平具有一負值。因為該信號WEB是在寫操作中，所以保持OV的低電平，并且第一“或非”門28的一輸出值變成一高電平VCC。如果第一“或非”門28的該高電平的一信號被提供給箝位晶體管23的柵極而使得該箝位晶體管完全被導(dǎo)通，則上拉晶體管21的柵極和源極之間的電壓差變?yōu)?，因此由于柵極和源極之間的電壓差而抑制了噪聲的產(chǎn)生。
這時，由于第一“或非”門28的高電平的輸出信號和DOUT信號的低電平的信號的輸入使得第二“或非”門29輸出一低電平信號使第一驅(qū)動部分24的該NMOS M4導(dǎo)通，并且可以防止通過NMOS M4由上拉晶體管21提供的電荷流。因此，該噪聲降低電阻R1的阻值可以很小，因而提高了在輸出數(shù)據(jù)時上拉操作的速率。
該數(shù)據(jù)輸出緩沖電路有很多優(yōu)點。該電路檢測到加到輸入/輸出端子的數(shù)據(jù)降到一低電平，則使箝位晶體管導(dǎo)通，因而可抑制由于向輸入/輸出端子提供負電位而在上拉晶體管的柵極和源極之間形成一電壓差所產(chǎn)生的噪聲。上拉晶體管的驅(qū)動部分的NMOS M4被導(dǎo)通從而可防止該上拉晶體管的驅(qū)動部分的地電位流到上拉晶體管。因此，可有效地改善輸出數(shù)據(jù)的執(zhí)行。另外在上拉晶體管和下拉晶體管的驅(qū)動部分之間所設(shè)置的一噪聲降低電阻的阻值可減小以增強該數(shù)據(jù)輸出緩沖電路的上拉速率。
很顯然，本技術(shù)領(lǐng)域的普通技術(shù)人員在不違背本發(fā)明精神和范圍的前提下可對本發(fā)明的數(shù)據(jù)輸出緩沖電路作出各種修改和變化。因此，在權(quán)利要求書和其等效的范圍內(nèi)本發(fā)明覆蓋了對本發(fā)明所進行的修改和變化。
權(quán)利要求
1.一種數(shù)據(jù)輸出緩沖電路，包括一噪聲產(chǎn)生抑制部分，用來檢測加到輸入和輸出數(shù)據(jù)的一輸入/輸出端子的一信號的電平，以輸出第一和第二噪聲產(chǎn)生抑制信號；一上拉晶體管，具有一連接到該輸入/輸出端子的源極和一連接到一電源端的漏極；一下拉晶體管，由與該輸入/輸出端子相連的上拉和下拉晶體管的兩個源極串聯(lián)連接到該上拉晶體管；第一和第二驅(qū)動部分，用來驅(qū)動上拉晶體管和下拉晶體管；和一箝位晶體管，通過第一噪聲產(chǎn)生抑制信號使其導(dǎo)通，用來抑制由于上拉晶體管的柵極和源極之間的電壓差而引起的襯底偏置的增加。
2.如權(quán)利要求1的數(shù)據(jù)輸出緩沖電路，其中該驅(qū)動部分包括有一具有連接到VPP端的源極的PMOS M5和一具有連接到地端的源極的NMOS M4，利用第二噪聲產(chǎn)生抑制信號而被截止并且該MPOS和NMOS的漏極被連接到上拉晶體管的柵極。
3.如權(quán)利要求1的數(shù)據(jù)輸出緩沖電路，其中第二驅(qū)動部分包括有一用來反相一DOUT信號的反相器以向下拉晶體管的柵極輸出被反相的DOUT信號。
4.如權(quán)利要求1的數(shù)據(jù)輸出緩沖電路，其中一噪聲降低電阻R1被置于第一驅(qū)動部分和上拉晶體管的柵極之間，并且一噪聲降低電阻R2被置于第二驅(qū)動部分和下拉晶體管的柵極之間。
5.如權(quán)利要求1的數(shù)據(jù)輸出緩沖電路，其中該噪聲產(chǎn)生抑制部分包括一第一“或非”門，邏輯地操作一寫啟動信號WEB和一通過輸入/輸出端子的數(shù)據(jù)信號，以輸出第一噪聲產(chǎn)生抑制信號；和一第二“或非”門，邏輯地操作第一“或非”門的一輸出信號和DOUT信號，以輸出第二噪聲產(chǎn)生抑制信號。
6.如權(quán)利要求1的數(shù)據(jù)輸出緩沖電路，其中箝位晶體管具有連接到輸入/輸出端子的一源極和連接到上拉晶體管的柵極和通過噪聲降低電阻R1到第一驅(qū)動部分的一輸出端的漏極。
7.如權(quán)利要求1的數(shù)據(jù)輸出緩沖電路，其中如果一比標準地電壓較低電平的負電位被加到輸入/輸出端子，則噪聲產(chǎn)生抑制部分檢測該負電位并隨后輸出一高電平的第一噪聲產(chǎn)生抑制信號以導(dǎo)通該箝位晶體管，并輸出第二噪聲產(chǎn)生抑制信號以導(dǎo)通第一驅(qū)動部分的NMOS M4。
全文摘要
一種數(shù)據(jù)輸出緩沖電路,包括噪聲產(chǎn)生抑制部分,檢測加到輸入和輸出數(shù)據(jù)的輸入/輸出端子的信號的電平,輸出第一和第二噪聲產(chǎn)生抑制信號;上拉晶體管,具有連接到輸入/輸出端子的源極和連接到電源端的漏極;下拉晶體管,與輸入/輸出端子相連的上拉和下拉晶體管的二個源極串聯(lián)連接到上拉晶體管;第一和第二驅(qū)動部分,驅(qū)動上拉和下拉晶體管;箝位晶體管,用第一噪聲產(chǎn)生抑制信號導(dǎo)通,抑制由上拉晶體管的柵極和源極間的電壓差引起的襯底偏置的增加。
文檔編號H03K19/003GK1195860SQ9712559
公開日1998年10月14日 申請日期1997年12月24日 優(yōu)先權(quán)日1997年4月7日
發(fā)明者金東均 申請人:Lg半導(dǎo)體株式會社