專利名稱：集成半橋式定時控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于驅(qū)動半橋式輸出級的集成半橋式定時控制電路，此半橋式輸出級有高側(cè)和低側(cè)功率晶體管，它們一起耦合到高壓輸出端，此集成半橋式定時控制電路包括用于產(chǎn)生高側(cè)定時控制波形并具有置位和復(fù)位輸入端以及輸出端的雙穩(wěn)態(tài)電路，此輸出端耦合到所述高側(cè)功率晶體管的控制端；定時控制電路輸入端；具有耦合到所述定時控制電路輸入端的輸入端和輸出端的第一延遲電路。
從日本專利JP-A-02/281813中可以得知這種半橋式定時控制電路。
半橋式驅(qū)動電路目前在下面的應(yīng)用場合被用于驅(qū)動功率晶體管，例如在高亮度放電燈和感應(yīng)燈的電子鎮(zhèn)流器中的功率轉(zhuǎn)換器。雖然現(xiàn)有的電子鎮(zhèn)流器電路工作在相對低的頻率下，通常達到幾百kHz，但是近來將要求為高亮度放電燈而開發(fā)的電子鎮(zhèn)流器工作在高于700kHz的頻率下，為感應(yīng)燈開發(fā)的電子鎮(zhèn)流器需要在高達數(shù)MHz的頻率下工作。對于這樣的應(yīng)用，把現(xiàn)有的半橋式驅(qū)動電路用于電子鎮(zhèn)流器中的功率轉(zhuǎn)換器是不切實際的，因為現(xiàn)在的集成電路結(jié)構(gòu)在高頻下產(chǎn)生大的損耗和過量的熱，這實際上限制了高壓高頻運行。
有代表性的現(xiàn)有技術(shù)的集成驅(qū)動電路是International Rectifier制造的IR2110。這種高壓集成電路使用了自舉電容器來給高側(cè)柵驅(qū)動電路提供電力，此高側(cè)柵驅(qū)動電路被制造在IC內(nèi)的浮動阱內(nèi)。從低電壓控制電路來的定時信息被電平移動級送到浮動阱內(nèi)的電路，此電平移動級以高電壓為動力而運行，并向浮動阱內(nèi)的鎖存電路發(fā)送電流脈沖。然后，鎖存電路的狀態(tài)決定何時接通和關(guān)斷高側(cè)功率晶體管?？墒牵m然以高電壓為動力而運行的電平移動級有效地把定時信號傳送給高側(cè)開關(guān)，但這電平移動級的采用是在高頻下主要的功率損失來源，并且在實際上限制了這種電路的工作頻率只能達到大約100kHz。
在我的早期美國專利No.5,543,740中描述了這樣一種集成半橋式驅(qū)動電路，其中，在電平移動電路上的損耗所造成的功率損失被減到最小或被消除，并且這種集成半橋式驅(qū)動電路能工作在比現(xiàn)有的集成驅(qū)動電路的最高工作頻率高很多的頻率下，所述美國專利作為參考文獻而被整個地引入本文中。
可是，這種現(xiàn)有技術(shù)的集成半橋式驅(qū)動電路仍然有許多不足。利用自舉電容器來存儲模擬電壓，這模擬電壓跟著被轉(zhuǎn)換成作為衰落的模擬電壓的函數(shù)的定時信息，在模數(shù)轉(zhuǎn)換過程中產(chǎn)生了精度問題。此外，寄生電容能夠?qū)﹄娐范〞r精度產(chǎn)生不利的影響，除非自舉電容器做得非常大，在這情況下，集成化就變得不實際甚至不可能。
因此，希望有一種集成半橋式定時控制電路，它即使在高頻下也只有小的功率損失。此外，驅(qū)動電路避免使用大電容或復(fù)雜的模擬電路，使得可以容易地集成這種電路。最后，驅(qū)動電路應(yīng)該以定時控制電路的可選擇的占空因素和周期來表現(xiàn)出工作的適應(yīng)性，因此，本發(fā)明的一個目的是提供一種這樣的集成半橋式定時控制電路，在這電路中即使在高頻下功率損失也減到最小。本發(fā)明的進一步的目的是提供一種這樣的集成半橋式定時控制電路，這電路避免使用大電容和復(fù)雜的模擬電路，從而它就容易集成。本發(fā)明的再一個目的是提供一種這樣的集成半橋式定時控制電路，為了靈活工作，在這電路中占空因素和周期都可選擇。
因此，一種在開頭的段落中所述的集成半橋式定時控制電路根據(jù)本發(fā)明具有如下特征第一延遲電路以所述低側(cè)為參考點，并且，所述定時控制電路還包括第二延遲電路，它有輸入端和耦合到所述雙穩(wěn)態(tài)電路置位輸入端的輸出端；第一接口電路，用于把所述第一延遲電路輸出端耦合到所述第二延遲電路輸入端；第三延遲電路，它有輸入端和耦合到所述雙穩(wěn)態(tài)電路復(fù)位輸入端的輸出端；第二接口電路，用于把所述定時控制電路輸入端耦合到所述第三延遲電路輸入端。
在本發(fā)明的最佳實施例中，第一延遲電路是可控的延遲電路，而第二延遲電路和第三延遲電路是固定延遲電路。
在本發(fā)明的另一個最佳實施例中，集成半橋式定時控制電路還包括另一個雙穩(wěn)態(tài)電路，它用于產(chǎn)生低側(cè)定時控制波形，并有置位和復(fù)位輸入端以及耦合到低側(cè)功率晶體管的控制端的輸出端，同時第一延遲電路輸出端耦合到所述另一個雙穩(wěn)態(tài)電路的復(fù)位輸入端，并且另一個延遲電路連接在定時控制電路輸入端與所述另一個雙穩(wěn)態(tài)電路的置位輸入端之間。
以這種方式獲得一種集成半橋式定時控制電路，它能以低的功率損耗工作在高頻下、它能容易地被集成，并且在這種電路中，能改變半橋式電路的占空因素和周期。
參考下面描述的實施例來闡明本發(fā)明的這些和其它方面，由此將明白本發(fā)明的這些和其他方面。
結(jié)合附圖來參考閱讀下面的描述，就能更全面地理解本發(fā)明，附圖中

圖1表示根據(jù)本發(fā)明的集成半橋式定時控制電路的方框圖；圖2表示在圖1所示的電路工作期間產(chǎn)生的選用的電壓波形；圖3表示用于圖1所示的半橋式定時控制電路的接口和延遲電路的原理圖；圖4表示與圖1的定時控制電路一起使用的低側(cè)控制電路的方框圖；和圖5表示在圖4所示的電路工作期間產(chǎn)生的選用的電壓波形。
圖1中以方框圖的形式表示根據(jù)本發(fā)明的集成半橋式定時電路10。這電路被用來驅(qū)動半橋式輸出級12，此半橋式輸出級12在高壓輸出端22處分別有高側(cè)和低側(cè)功率晶體管14和16，而這兩功率晶體管一起處在高壓端18和公共或地節(jié)點20之間。
定時電路10還包括低壓第一延遲電路24，此第一延遲電路以低側(cè)(地)為參考點，并具有定時控制電路輸入端26和輸出端27，此輸出端27耦合到浮動阱30內(nèi)的第一接口電路28，此浮動阱30在圖1中用虛線畫的長方形表示。應(yīng)該指出，這里所用的術(shù)語“浮動阱”是指集成電路中的這樣的部分，它在電位上相對于同一個集成電路的其它部分是“浮動”的，使得它的電壓源和公共連線或接地連線都能相對于這集成電路的余下部分的電壓源和公共連線或接地連線“浮動”或改變，其改變方式是本專業(yè)技術(shù)人員所熟悉的。這樣，例如在浮動阱30中的接口電路28這樣的電路耦合在浮動電源線(為簡單起見未在這圖上示出)和浮動接地節(jié)點(圖示為水平虛線32)之間，此浮動接地節(jié)點連接到高壓輸出端22。諸如在浮動阱30中的接口電路28這樣的電路由浮動電源供電，此浮動電源耦合在與阱中的電路連接的浮動電源線與浮動接地節(jié)點32之間。
第一接口電路28的輸出端被耦合到第二延遲電路34的輸入端，而第二延遲電路34的輸出端跟著被耦合到鎖存電路(或其它合適的雙穩(wěn)態(tài)電路)36的置位輸入端S。鎖存電路36的輸入端Q提供高側(cè)定時控制波形，后者被柵極驅(qū)動電路40或其它適合的耦合裝置耦合到高側(cè)功率晶體管14的柵極端38。
定時控制電路的輸入端26還被耦合到第二接口電路42的輸入端，而第二接口電路42的輸出端被耦合到第三延遲電路44的輸入端。延遲電路44的輸出端隨后被耦合到鎖存電路36的復(fù)位輸入端R。應(yīng)當指出，諸如浮動阱內(nèi)的鎖存電路36這樣的電路由浮動的低電壓電源供電，這浮動的低電壓電源以圖1中用虛線32示意地表示的浮動接地節(jié)點為參考點。
通過參考圖2的時序圖，會更容易地理解圖1電路的工作。圖2中，頭兩個電壓波形V26和V27分別表示在定時控制輸入端26和節(jié)點27處的電壓，而時間間隔D24和D44分別表示延遲電路24和44的時間延遲。產(chǎn)生鎖存電路36的輸出電壓VQ的觸發(fā)點是在時刻t1處波形V26的下降沿。如圖2所示，V26和V27的下降沿被時間延遲D24分隔開，并且這兩下降沿發(fā)生在半橋式電路的輸出為低以及浮動阱30相應(yīng)地仍接近地電位的時候。以地為參考點的電壓V26和V27分別通過接口電路28和42耦合到浮動阱內(nèi)的延遲電路34和44，產(chǎn)生了到鎖存電路36的置位(S)和復(fù)位(R)輸入，這兩信號引起鎖存電路36的輸出VQ在時刻t3上升，這上升發(fā)生在時刻t1后等于D24與D34之和的時間延遲處，并在t4處下降，此下降發(fā)生在時刻t1后等于D44的時間延遲處。這樣，電壓VQ的脈沖寬度PW的上升沿和下降沿均受到控制，它們受控于波形V26的單下降沿以及延遲電路24、34和44。此外，因為延遲電路24以地為參考，可以通過電路調(diào)節(jié)容易地控制其延遲，因此，能夠通過選擇適當?shù)难舆t值D24來獲得所希望的脈沖寬度PW，而延遲電路34和44處在浮動阱內(nèi)，故保持固定的延遲。
雖然一般公認可以使用許多形式的接口電路(28,42)和延遲電路(34,44)，但是，圖3中示出這種電路的一種有利的實施辦法。圖3中，諸如圖1中的電路28或42這樣的接口電路耦合到諸如圖1中的延遲電路34或44這樣的延遲電路，同時，所述接口電路和延遲電路連接在浮動地32與電源總線46之間，此電源總線46處在浮動地32以上等于圖3的電路所希望的電源電壓那樣的電壓。電路的接口部分包括用于把輸入電壓VIN耦合到一對串聯(lián)二極管D2和D3的二極管D1；電阻R以及反相器INV1。電路的這個部分用來把以地作參考點的電壓VIN(它可以是在圖1的節(jié)點26或節(jié)點27處的電壓)耦合到以浮動地32為參考點的浮動阱內(nèi)的延遲電路。為此，二極管D1必須是高壓二極管，以便經(jīng)受得住在電路的工作周期的一部分時間內(nèi)在地與浮動阱之間的高壓。由于接口電路28、42的特殊電路配置，向延遲電路34、44提供的邏輯輸入的狀態(tài)將在浮動阱內(nèi)電平變動期間保持不變。
圖3也說明延遲電路34,44的一種特殊的實施辦法，雖然一般公認可以采用許多不同的延遲電路配置。在這電路中，反相器INV1的輸出被送到與電流源I串聯(lián)的一對MOS場效應(yīng)晶體管(MOSFET)晶體管T1和T2處，這電流源I用來以這樣的延時對電容C充電，此延時為電容C被電流源I從零充到隨后的反相器INV2的閾值電壓所需的時間。然后，在端子48處，反相器INV2的輸出被耦合到圖1的鎖存電路36的置位輸入端(在延遲電路34的情況下)或復(fù)位輸入端(在延遲電路44的情況下)。
圖4中示出適合于與圖1的電路協(xié)同工作以便使到晶體管14的高側(cè)柵信號與到晶體管16的低側(cè)柵信號同步的電路。示于圖4的方框圖的附加電路使用在延遲電路24的輸入端(26)和輸出端(27)出現(xiàn)的信號來產(chǎn)生低側(cè)柵50的低側(cè)柵定時信號，此信號與從鎖存電路36的輸出端Q通過浮動阱30內(nèi)的柵驅(qū)動器40加到高側(cè)柵38的信號同步。這一點是這樣實現(xiàn)的，即，把在端子26處的定時控制輸入信號加到一對延遲元件44’和34’，這一對延遲元件44’和34’用反相器52串聯(lián)起來，并且延遲元件34’的輸出被加到鎖存電路36’的置位輸入端S’。鎖存電路36’的復(fù)位輸入端R’從延遲元件24的輸出端27接收到輸入信號。正如在上述的電路那樣，鎖存電路36’的輸出端Q’被耦合到柵驅(qū)動器40’，柵驅(qū)動器40’的輸出在低側(cè)晶體管16的柵50處提供定時信號。應(yīng)該指出，延遲元件44’和34’的延遲每個都被設(shè)置成分別大致等于延遲電路44和34的延遲，以便使低側(cè)的定時與高側(cè)的定時同步。
為了避免高側(cè)與低側(cè)晶體管啟動的重迭，這種同步是必要的，這種啟動的重迭會造成不希望有的而又可能的、在高壓端18與地端20之間的破壞性的電流浪涌?？梢酝ㄟ^參考圖5來更好地理解實現(xiàn)這種同步的方式，圖5表示與圖4所示的電路工作相關(guān)的選用的波形的時序圖。圖5中，頭三個波形(V26、V27和VQ)對應(yīng)于圖2中所示的和所描述的波形，同時標有PW的發(fā)生在時刻t3和t4之間的波形VQ的一部分代表通過柵驅(qū)動器40加上的、用于啟動高側(cè)晶體管14的信號的脈沖寬度。圖5的第四條線代表鎖存電路36’的輸出信號VQ’，它通過柵驅(qū)動器40’驅(qū)動低側(cè)晶體管16的柵極。當鎖存電路36’被從延遲元件24來的電壓V27的下降沿復(fù)位時，在時刻t2，電壓VQ’變低。然后，直到時刻t5為止，電壓VQ’停留在低電位，這發(fā)生在時間延遲等于由圖4的延遲電路44’和34’所引起的延遲的總和的時刻。這樣，如圖5中清楚地表示的那樣，高側(cè)晶體管14在持續(xù)時間“PW”期間，即，在時刻t2和t5之間是導(dǎo)通的，而低側(cè)晶體管16在持續(xù)時間PW’期間，即，在時刻t2和t5之間是截止的。因為t2在t3之前發(fā)生，而t5在t4之后發(fā)生，如由時間延遲D34和D34’所決定的那樣，低側(cè)晶體管16總是在高側(cè)晶體管剛導(dǎo)通之前稍早些就截止，直到高側(cè)晶體管截止后稍后些為止，這樣，就避免了不希望有的和潛在的包括兩個晶體管同時導(dǎo)通的有破壞性的情況出現(xiàn)。
這樣，上面描述的集成半橋式定時控制電路就能即使在高頻下也把功率損耗減到最小的情況下有效地驅(qū)動半橋式輸出級。這是在避免采用大電容和復(fù)雜的模擬電路的電路中做到這一點的，因而它能容易地被集成。此外，用來驅(qū)動輸出級晶體管的波形的占空因素和周期能容易地選擇，這樣就實現(xiàn)靈活的工作。
雖然已經(jīng)通過參考幾個最佳實施例來具體地表示和描述了本發(fā)明，但是，本專業(yè)的技術(shù)人員明白，可以提出各種在形式上和細節(jié)上的改變而不超出本發(fā)明的精神和范圍。
權(quán)利要求
1．一種用來驅(qū)動半橋式輸出級的集成半橋式定時控制電路，所述半橋式輸出級有高側(cè)和低側(cè)功率晶體管，而這兩種功率晶體管在高壓輸出端耦合一起，所述定時控制電路包括用于產(chǎn)生高側(cè)定時控制波形并具有置位和復(fù)位輸入端以及耦合到所述高側(cè)功率晶體管控制端的輸出端的雙穩(wěn)態(tài)電路；定時控制電路輸入端；具有耦合到所述定時控制電路輸入端的輸入端和輸出端的第一延遲電路；其特征在于所述第一延遲電路以低側(cè)為參考點；以及所述定時控制電路還包括第二延遲電路，它有輸入端和耦合到所述雙穩(wěn)態(tài)電路置位輸入端的輸出端；第一接口電路，用于把所述第一延遲電路的輸出端耦合到所述第二延遲電路輸入端；第三延遲電路，它有輸入端和耦合到所述雙穩(wěn)態(tài)電路復(fù)位輸入端的輸出端；以及第二接口電路，用于把所述定時控制電路輸入端耦合到所述第三延遲電路輸入端。
2．如權(quán)利要求1的集成半橋式定時控制電路，其特征在于所述第一延遲電路是一種可控的延遲電路。
3．如權(quán)利要求1或2的集成半橋式定時控制電路，其特征在于所述第二延遲電路和第三延遲電路是固定延遲電路。
4．一種如上述的權(quán)利要求中的一個或多個權(quán)利要求的集成半橋式定時控制電路，其特征在于還包括另一個雙穩(wěn)態(tài)電路，它用于產(chǎn)生低側(cè)定時控制波形，并有置位和復(fù)位輸入端和耦合到低側(cè)功率晶體管的控制端的輸出端，所述第一延遲電路輸出端耦合到所述另一個雙穩(wěn)態(tài)電路的復(fù)位輸入端，并且另一個延遲電路連接在所述定時控制電路輸入端與所述另一個雙穩(wěn)態(tài)電路置位輸入端之間。
5．如權(quán)利要求4的集成半橋式定時控制電路，其特征在于所述另一個延遲電路的時間延遲大致等于所述第二和第三延遲電路的時間延遲的總和。
6．一種如上述的權(quán)利要求中的一個或多個權(quán)利要求的集成半橋式定時控制電路，其特征在于還包括柵驅(qū)動電路，它用于把所述雙穩(wěn)態(tài)電路的輸出端耦合到所述高側(cè)功率晶體管的所述控制端。
7．一種如上述的權(quán)利要求中的一個或多個權(quán)利要求的集成半橋式定時控制電路，其特征在于所述雙穩(wěn)態(tài)電路包括鎖存電路。
8．一種如上述的權(quán)利要求中的一個或多個權(quán)利要求的集成半橋式定時控制電路，其特征在于所述第二和第三延遲電路包括數(shù)字延遲電路。
9．一種如上述的權(quán)利要求中的一個或多個權(quán)利要求的集成半橋式定時控制電路，其特征在于還包括另一個雙穩(wěn)態(tài)電路，它用于產(chǎn)生低側(cè)定時控制波形，并具有置位和復(fù)位輸入端和耦合到低側(cè)功率晶體管的控制端的輸出端，所述第一延遲電路輸出端耦合到所述另一個雙穩(wěn)態(tài)電路的復(fù)位輸入端，并且另一個延遲電路連接在所述定時控制電路輸入端與所述另一個雙穩(wěn)態(tài)電路的置位輸入端之間。
10．一種如上述的權(quán)利要求中的一個或多個權(quán)利要求的集成半橋式定時控制電路，其特征在于所述第一和第二接口電路中的每一個都包括反相器，此反相器有用二極管耦合的輸入段，后者用于把所述反相器與所述定時控制電路的接地線解耦。
全文摘要
用于驅(qū)動半橋式輸出級的集成半橋式定時控制電路具有:高側(cè)和低側(cè)功率晶體管,它們一起耦合到高壓輸出端;以及用于產(chǎn)生高側(cè)定時控制波形的雙穩(wěn)態(tài)電路。所述雙穩(wěn)態(tài)電路由兩個延遲電路控制,后者中的每一個通過相關(guān)的接口電路與高側(cè)電壓去耦。所述延遲電路由彼此相對地延遲的并且以低側(cè)(地)作為參考點的輸入電壓控制。這樣,獲得一種能夠以小的功率損耗在高頻下工作的集成半橋式定時控制電路,該電路易于被集成,并且其運行既精確又易于調(diào)節(jié)。
文檔編號H03K17/10GK1212088SQ97192520
公開日1999年3月24日 申請日期1997年10月2日 優(yōu)先權(quán)日1996年10月29日
發(fā)明者黃利文 申請人:菲利浦電子有限公司