專利名稱：在多電平電源電壓下穩(wěn)定動作的半導體集成電路裝置的制作方法
技術領域：
本發(fā)明一般地涉及半導體集成電路裝置，尤其是構成該半導體集成電路裝置與外部裝置的接口的信號輸入輸出部的結構。具體地說，本發(fā)明涉及與時鐘信號同步動作的同步型半導體存儲裝置的信號(包含數據信號)輸入輸出部的結構。


圖15是簡略地表示現有的同步型半導體存儲裝置的總體結構的圖。在圖15中，同步型半導體存儲裝置1包含輸入電路2，以在電源結點1a供給的電源電壓Vddi或來自電源結點1d的電源電壓Vdd和接地電壓Vss作為兩個工作電源電壓而動作，與從時鐘輸入結點1b施加的時鐘信號CLK同步地取入從外部施加于輸入結點1C的輸入信號IN并生成電源電壓Vdd電平的內部信號；存儲器內部電路3，以在電源結點1d供給的電源電壓Vdd和在接地結點1e上施加的接地電壓Vss作為兩個工作電源電壓而動作，并根據從輸入電路2供給的信號與時鐘信號CLK同步地進行存儲單元選擇動作及數據的寫入/讀出；及輸出電路，以在電源結點1f供給的電源電壓VddQ和在接地結點1g上施加的接地電壓VssQ作為兩個工作電源電壓而動作，并將從存儲器內部電路3讀出的存儲單元數據輸出到數據輸出結點1h。
電源電壓Vddi的電壓電平與采用該同步型半導體存儲裝置1的系統(tǒng)的電源電壓電平相對應，例如，具有2.5V或1.8V的電壓電平。電源電壓Vdd是在該同步型半導體存儲裝置1的內部動作中使用的電源電壓，其電平比電源電壓Vddi高，例如具有3.3V的電壓電平。在該輸入電路2中，由于采用電源電壓Vddi作為一個工作電源電壓，所以與采用該同步型半導體存儲裝置的系統(tǒng)的電源電壓電平一致，并且適合于其他的邏輯電路或處理器等的接口電壓電平。
施加于輸入電路2的輸入信號IN，包括地址信號、控制信號及寫入數據。存儲器內部電路3包含具有多個存儲單元的存儲單元陣列、與時鐘信號同步的數據寫入電路及數據讀出電路。
對輸出電路4供給輸出專用的電源電壓VddQ和接地電壓VssQ。該輸出結點1h例如具有16位等的多個位，能使多個輸出緩沖器同時動作。另外，輸出電路4應驅動的輸出負荷大，并必須以高速驅動大的負荷。因此，通過供給輸出專用的電源電壓VddQ和接地電壓VssQ，可以使輸出電路4穩(wěn)定動作，并能防止該輸出電路4動作時的電源噪聲對其他電路的動作造成不利影響。
輸入電路2將與系統(tǒng)電源電壓對應的電壓Vddi作為一個工作電源電壓供給到與其輸入結點1c連接的初級電路部分，并取入與其外部接口對應的信號，經電平變換后生成電源電壓Vdd電平的內部信號。
對該輸入電路2的接地電壓Vss，可以通過輸入電路專用的結點施加于輸入電路2，也可以將來自接地結點1e的接地電壓Vss施加于輸入電路2。
圖16是表示圖15所示輸入電路2的輸入初級部的結構一例的圖。在圖16中，輸入電路初級部包含緩沖電路2a，以電源電壓Vddi作為一個工作電源電壓而動作，當從圖中未示出的內部電路部生成的輸入初級切斷信號ZNC為非激活狀態(tài)時(H電平)，變?yōu)閯幼鳡顟B(tài)，對從外部施加的輸入信號IN進行緩沖處理，并傳送到結點A；反相電路2b，以電源電壓Vddi作為一個工作電源電壓而動作，使從緩沖電路2a傳送到結點A的信號反相；電平變換電路2c，將從反相電路2b傳送到結點B的信號的振幅變換為電源電壓Vdd電平；及反相緩沖器2d，以電源電壓Vdd作為一個工作電源電壓而動作，對由該電平變換電路2c輸出的電平變換信號進行緩沖處理，并在結點E上生成內部信號INT。
施加于緩沖電路2a的輸入初級切斷信號ZNC，例如根據片選信號和時鐘信號CLK生成，當該輸入初級切斷信號ZNC為激活狀態(tài)的L電平時，該同步型半導體存儲裝置處于等待狀態(tài)，表示不進行存取。
緩沖電路2a包含p溝道MOS晶體管2aa，連接在電源電壓Vddi供給結點Vddi(以下，結點和向該結點供給的電源電壓以相同的符號表示)與結點A之間，且在其柵極上接受輸入初級切斷信號ZNC；p溝道MOS晶體管2ab，連接在電源結點Vddi與結點A之間，且在其柵極上接受輸入信號IN1；及n溝道MOS晶體管2ac和2ad，在結點A與接地電壓Vss供給結點(以下，稱接地結點Vss)之間彼此串聯(lián)連接。輸入初級切斷信號ZNC施加在n溝道MOS晶體管2ac的柵極上，輸入信號IN1施加在n溝道MOS晶體管2ad的柵極上。
反相電路2b包含p溝道MOS晶體管2ba，連接在電源結點Vddi與結點B之間，且其柵極與結點A連接；及n溝道MOS晶體管2bb，連接在結點B與接地結點之間，且其柵極與結點A連接。該反相電路2b具有CMOS反相器的結構。
電平變換電路2c包含p溝道MOS晶體管2cc，連接在供給電源電壓Vdd的電源結點Vdd與結點C之間，且其柵極與結點D連接；p溝道MOS晶體管2cd，連接在電源結點Vdd與結點D之間，且其柵極與結點C連接；n溝道MOS晶體管2ca，連接在結點C與接地結點之間，且其柵極與結點B連接；及n溝道MOS晶體管2cb，連接在結點D與接地結點之間，且其柵極與結點A連接。該電平變換電路2c具有移位鎖存型電平變換電路的結構。
反相緩沖器2d包含p溝道MOS晶體管2da，連接在電源結點Vdd與結點E之間，且其柵極與結點C連接；及n溝道MOS晶體管2db，連接在結點E與接地結點之間，且其柵極與結點C連接。該結點E上的內部信號INT，在圖15所示的輸入電路的內部與時鐘信號同步地取入，進而用于內部動作。
下面，參照圖17所示的動作波形說明該圖16所示的輸入電路初級部的動作。
在時刻t0以前，輸入初級切斷信號ZNC為激活狀態(tài)的L電平，在緩沖電路2a中，MOS晶體管2aa為導通狀態(tài)，MOS晶體管2ac為非導通狀態(tài)。因此，結點A通過MOS晶體管2aa充電到電源電壓Vddi電平，而與輸入信號IN1的電壓電平無關。反相電路2b使結點A的信號反相，而電平變換電路2c也將結點B的邏輯電平反相并傳送到結點C(進行電平變換)，反相緩沖器2d將結點C的邏輯電平反相后傳送到結點E，生成內部信號INT。因此，在時刻t0以前，結點A、B、C和E的電壓電平分別為H電平、L電平、H電平和L電平。
在時刻t0，輸入初級切斷信號ZNC上升為非激活狀態(tài)的H電平。響應該輸入初級切斷信號ZNC的非激活狀態(tài)，MOS晶體管2aa變成非導通狀態(tài)，MOS晶體管2ac變成導通狀態(tài)，該輸入初級緩沖電路2a作為CMOS反相器而動作。在時刻t1，如輸入信號IN1變?yōu)镠電平，則結點A通過MOS晶體管2ac和2ad放電到接地電壓Vss電平。響應該結點A的電壓電平的降低，在反相電路2b中，MOS晶體管2ba導通，并使結點B的電壓電平從L電平上升到H電平(電源電壓Vddi電平)。
在電平變換電路2c中，MOS晶體管2ca隨著該結點B的電壓上升而導通，使結點C放電到接地電壓電平。MOS晶體管2cd隨著該結點C的電壓降低而導通，使結點D的電壓電平上升，相應地使MOS晶體管2cc轉換到非導通狀態(tài)。MOS晶體管2cb，因結點A的電壓電平為L電平而保持非導通狀態(tài)。因此，該MOS晶體管2ca使結點C的電壓電平降低到接地電位的電平，相應地，使MOS晶體管2cd的電導增大并以更高的速度對結點D充電。最后，結點C變?yōu)榻拥仉妷弘娖?，結點D變?yōu)殡娫措妷弘娖絍dd。
隨著該結點C的電壓降低，從反相緩沖器2d施加到結點E的內部信號INT的電壓電平，從L電平上升到H電平(電源電壓Vdd電平)。
在時刻t2，如輸入信號IN1從H電平下降到L電平，則在輸入初級緩沖電路2a中，MOS晶體管2ab導通，而MOS晶體管2ad變成非導通狀態(tài)，因而使結點A上升到電源電壓Vddi電平。當該結點A的電壓電平超過反相電路2b的輸入邏輯閾值時，使結點B的電壓電平開始降低，并放電到接地電位電平。當該結點B的電壓降低時，在電平變換電路2c中，MOS晶體管2ca被驅動到非導通狀態(tài)，而MOS晶體管2cb被驅動到導通狀態(tài)。由此使結點D的電壓電平降低，MOS晶體管2cc導通，對結點C充電。因此，結點C的電壓電平上升到電源電壓Vdd電平，結點D的電壓電平下降到接地電壓電平。該結點C的電壓電平由反相緩沖器2d反相，使結點E上的內部信號INT下降到接地電壓電平。
在時刻t3，如輸入信號IN1再次從L電平上升到H電平，則與在時刻t1時的動作一樣，結點A的電壓電平從H電平下降到L電平，而結點B的電壓電平從L電平上升到H電平。相應地，使結點C的電壓電平從H電平下降到L電于，接著，結點E的電壓電平從L電平上升到H電平。
如該圖16所示，將具有與用作接口的系統(tǒng)電源電壓電平相同的電壓電平的電源電壓Vddi供給與輸入結點連接的輸入初級部作為一個工作電源電壓，正確地識別從外部施加的輸入信號IN1的邏輯振幅，并生成與該輸入信號IN1的邏輯電平對應的內部信號。接著，為了以高速驅動內部電路，由電平變換電路2c進行變換，將電壓電平變換為比電源電壓Vddi高的電源電壓Vdd的電平。然后，由反相緩沖器2d將該電平變換電路2c的輸出信號放大，以高速生成具有較大驅動力的內部信號INT。
通過上述一系列的動作，即使是在輸入信號IN1的邏輯振幅與內部信號INT的邏輯振幅不同的情況下，也能正確地以高速生成邏輯電平與輸入信號IN1對應的內部信號INT并進行內部動作。與時鐘信號CLK同步地取入該內部信號INT并進行必要的處理。
圖18是表示圖15所示輸出電路4的最末級結構的一例的圖。在圖18中，輸出電路4包含接受內部讀出數據/RD的反相器4a、接受內部讀出數據/RD和允許輸出信號/OE的NOR電路4b、接受反相器4a的輸出信號和允許輸出信號/OE的NOR電路4c、接受NOR電路4b的輸出信號的反相電路4d、連接在供給電源電壓VddQ的結點(以下，稱電源結點VddQ)與輸出結點J之間且在其柵極上接受NOR電路4b的輸出信號的n溝道MOS晶體管4e、連接在輸出結點J與供給接地電壓VssQ的結點(以下，稱接地結點VssQ)之間且在其柵極上接受NOR電路4c的輸出信號的n溝道MOS晶體管4f、及連接在電源結點VddQ與輸出結點J之間且在其柵極上接受反相器4d的輸出信號的p溝道MOS晶體管4g。反相電路4a和4d以及NOR電路4b和4c的一個工作電源電壓，可以是內部電源電壓Vdd，也可以是電源電壓VddQ。以下，參照圖19所示的信號波形圖說明該圖18所示的輸出電路的動作。
在時刻t0以前，允許輸出信號/OE為H電平的非激活狀態(tài)，NOR電路4b和4c的輸出結點G和NH的電壓電平為L電平。因此，MOS晶體管4e和4f都處在非導通狀態(tài)。而反相器4d的輸出信號為H電平，使p溝道MOS晶體管4g為非導通狀態(tài)。因此，該輸出電路4處在高輸出阻抗狀態(tài)。
在時刻t0，允許輸出信號/OE變?yōu)長電平的激活狀態(tài)，使該輸出電路4變?yōu)閯幼鳡顟B(tài)、在這種狀態(tài)下，NOR電路4b和4c作為反相器工作。當從存儲單元讀出的內部讀出數據/RD為H電平時，NOR電路4b的輸出信號變?yōu)長電平，而NOR電路4c的輸出信號變?yōu)镠電平。因此，MOS晶體管4e和4g為非導通狀態(tài)，而MOS晶體管4f為導通狀態(tài)，結點A放電到接地電壓VssQ電壓電平。
在時刻t1，如該內部讀出數據/RD從H電平下降到L電平，則相應地使NOR電路4b的輸出信號上升到H電平，并使MOS晶體管4e和4g變?yōu)閷顟B(tài)。另一方面，NOR電路4c的輸出信號變?yōu)長電平，使MOS晶體管4f變?yōu)榉菍顟B(tài)。因此，輸出結點J由MOS晶體管4e和4g驅動到電源電壓VddQ的電壓電平。
在時刻t2，如內部讀出數據/RD再次從L電平上升到H電平，則反過來使NOR電路4b的輸出結點E的電壓電平從H電平下降到L電平，并使MOS晶體管4e和4g變?yōu)榉菍顟B(tài)。另一方面，NOR電路4c的輸出結點NH的電壓電平變?yōu)镠電平，使MOS晶體管4f導通，并使輸出結點J放電到接地電壓VssQ的電壓電平。
為使輸出結點J上升到電源電壓VddQ的電平，而采用n溝道MOS晶體管4e和P溝道MOS晶體管4g，其理由如下。當結點G的電壓電平只上升到電源電壓VddQ的電平時，n溝道MOS晶體管4e不能將輸出結點J驅動到電源電壓VddQ的電壓電平(閾值電壓損失)。該MOS晶體管4e的閾值電壓損失部分由p溝道MOS晶體管4g補充，從而使輸出結點J上升到電源電壓VddQ的電壓電平。因此，使輸出結點J的電壓在電源電壓VddQ和接地電壓VssQ之間全幅度地變化。
在各種各樣的系統(tǒng)中采用著半導體存儲裝置。在這種情況下，作為系統(tǒng)的電源電壓，使用著2.5V、1.8V、…的各種電壓電平。如果分別制作與上述各種電壓電平的接口相對應的最佳接口電路(輸入輸出電路)，則將會增加同步型半導體存儲裝置的種類，并使產品管理變得煩雜。另外，當系統(tǒng)電源電壓變更時，同步型半導體存儲裝置之間沒有互換性，對用戶來說是不經濟的。因此，通過用一個芯片與多種接口電平的電源電壓相適應，能使產品管理得到簡化，并且對于用戶也改善了使用的方便性。但是，在如圖16所示采用MOS晶體管構成輸入初級電路并進行電源電壓變換的情況下，將會產生如下的問題。即，MOS晶體管的電流驅動力隨柵極電壓而變化。如果柵極電壓高，則電流驅動力也增大(飽和區(qū)的平方特性)。
如圖20所示，現在來考慮在電源電壓Vddi例如為2.5V時實現滿足所要求的條件的電路的情況。當輸入信號IN1從H電平改變?yōu)長電平時，結點A通過MOS晶體管2ab充電到電源電壓Vddi電平。隨著該結點A的電位上升，結點B的電位下降。結點A和結點B的電壓振幅都是電源電壓Vddi電平。當結點A的電壓電平上升時，MOS晶體管2cb的電導增大，使結點B的電壓電平下降到接地電壓電平。接著，結點C通過MOS晶體管2cc充電到電源電壓Vdd電平。當MOS晶體管2cc導通時，結點D的電壓電平放電到接地電壓電平。因此，MOS晶體管2cc使結點C充電到電源電壓Vdd電平，而不受該電源電壓Vddi的影響。MOS晶體管2ca因結點B的接地電壓電平而變成非導通狀態(tài)。該結點C的電壓電平由反相緩沖器2c反相，使結點E的內部信號INT的電壓電平從H電平下降到L電平。當考慮各柵極的延遲時間時，假定從該輸入信號IN1到內部信號INT改變的時間為td。
當輸入信號IN1從L電平上升到H電平時，結點A通過MOS晶體管2ac和2ad放電，使結點A的電壓電平放電到接地電壓電平。相應地，結點B的電壓電平達到電源電壓Vddi電平，MOS晶體管2ca的電導增大，使結點C的電壓電平降低。隨著該結點C的電壓降低，MOS晶體管2cd導通，并將MOS晶體管2cc驅動到非導通狀態(tài)。因此，結點C的電壓電平降低到L電平，而內部信號INT上升到電源電壓Vdd電平。這時，結點C通過MOS晶體管2ca的放電速度與結點D通過MOS晶體管2cb的放電速度相同，相應地可以認為結點C的充電和放電速度也相等。因此，該輸入信號IN1從L電平上升到H電平時的內部信號INT的延遲時間為td。
現在來考慮將電源電壓Vddi設定為比2.5V低的1.8V的情況。在這種情況下，如圖20中的虛線所示，在輸入初級緩沖電路2a及反相電路2b中，盡管其結點A和結點B的充電放電速度相等，但是，由于MOS晶體管的電流驅動力變小，所以，信號電位變化滯后于電源電壓Vddi為2,5V時的情況，延遲時間增大。
當結點B的電壓電平為接地電壓電平時，MOS晶體管2ca為非導通狀態(tài)，MOS晶體管2cb為導通狀態(tài)。這時，結點D的電位下降雖然比2.5V時稍有遲緩，但因結點D最終還是要放電到接地電壓電平，所以MOS晶體管2cc以比MOS晶體管2ca的放電速度快的充電速度將結點C充電到電源電壓Vdd電平。因此，如圖20中的虛線所示，結點C的電壓下降時間比該結點C的電壓上升時間長。相應地，結點E的內部信號INT的上升時間變長，上升速度變得遲緩。因此，當該電源電壓Vddi低到例如1.8V時，與輸入信號IN1對應的內部信號INT的延遲時間，分別如圖20所示，下降時為延遲時間td1，上升時為td2，因而，內部信號INT的上升與下降的延遲時間不同。
在這種情況下，如圖21所示，內部信號INT具有電源電壓Vdd的振幅而電源電壓Vddi低時，內部信號INT從H電平下降到L電平的時間與從L電平上升H電平的時間不同。即，內部信號INT確定為H電平所需要的時間與內部信號INT確定為L電平所需要的時間不同。由于內部動作的定時應按最不利的情況決定，所以應根據該內部信號INT的上升時間決定其動作速度，才能進行高速動作。尤其是，當該內部信號INT的上升和下降的時間不同時，在同步型半導體存儲裝置中，將產生如下的問題。
如圖22A所示，在同步型半導體存儲裝置中，信號INT的建立時間ts及保持時間th相對于時鐘信號CLK的例如上升沿設定。如內部信號INT為激活狀態(tài)時設定為L電平，則該內部信號INT的保持時間th將不必要地延長，因而不能高速地轉移到隨后的動作。
另一方面，如圖22B所示，如內部信號INT為激活狀態(tài)時在時鐘信號CLK的上升沿設定為H電平，則由于其建立時間ts向時鐘信號CLK的上升沿的方向移動，所以，使建立時間ts縮短，因而不能進行正確的信號獲取。
通常，在同步型半導體存儲裝置中，當時鐘信號CLK為100MHz時，按規(guī)格設定為例如建立時間ts為1.5ns、保持時間th為0.5ns。如在該建立時間和保持時間的時間內不能使內部信號INT準確地保持規(guī)定電壓電平，則不能保證預期的動作。因此，當該信號的上升時間和下降時間變化時，如不能滿足該建立時間和保持時間的規(guī)格值，則不能保證正確的動作。而當定時的偏差例如為0.2ns時，其大小相當于該建立時間和保持時間的容許時間的10％以上的值，如果在預計有這樣的定時偏差下確定建立/保持時間的規(guī)格值時，則將不能實現高速的存取。
反之，當電源電壓Vddi為1.8V時，如將該電平變換電路2c中的結點C的放電速度和充電速度設定為相等，則當電源電壓Vddi提高到2.5V時，結點C的放電速度將變得更快，使內部信號INT的上升時間變短，因而將產生相反的問題。
另外，在圖18所示的輸出電路4中，即使將該電源電壓VddQ設定為與電源電壓Vddi相等的電壓電平以便適用于外部接口，但如圖23A所示，當電源電壓VddQ變得更低時，p溝道MOS晶體管4g的充電速度也要減小，使充電速度比放電速度變得遲緩。在這種情況下，如在電源電壓VddQ的電壓電平低時設定為使結點A的充電放電速度相等，則當電源電壓VddQ的電壓電平變高時，p溝道MOS晶體管4g的電流驅動力將變大，因而使充電速度加快。這時，如圖23B所示，在輸出結點J上將因大的電流驅動力而產生阻尼振蕩，在該阻尼振蕩消失之前需要一定的時間，所以不能進行高速數據輸出(輸出數據的確定時刻延遲到阻尼振蕩消失的時刻)。
另外，電源電壓VddQ即使為恒定的電壓電平，但連接在該輸出結點J上的負荷也因采用同步型半導體存儲裝置的系統(tǒng)而不同。在將同步型半導體存儲裝置組裝在系統(tǒng)內時，將其配置在電路基板上，如該電路板上的配線負荷容量在每個系統(tǒng)中都不同，則輸出結點J的負荷在不同的應用系統(tǒng)中也不相同。當負荷小時，輸出結點將以高速充電放電，所以在該輸出結點J上很容易發(fā)生阻尼振蕩，因而存在著不能穩(wěn)定地輸出數據的問題。該阻尼振蕩的發(fā)生是因為例如在焊片、針形端子和電路板上的配線等部位存在很大的負荷、特別是電感分量。當負荷大時，不能使輸出結點J高速地充電放電。在這種情況下，如圖23C所示，在時鐘信號的上升沿不能將數據設定為確定狀態(tài)，因而將產生誤動作。
如上所述的輸入輸出電路的問題，并不限于同步型半導體存儲裝置，在一般的半導體集成電路裝置中也會發(fā)生。
因此，本發(fā)明的目的是提供一種具有即使是在不同的工作環(huán)境中也能正確動作的接口的半導體集成電路裝置。
本發(fā)明的另一目的是提供一種即使是對多種電源電壓也不會發(fā)生內部信號的定時偏差并能穩(wěn)定動作的半導體集成電路裝置。
本發(fā)明的又一目的是提供一種備有即使工作電源電壓的電壓電平不同也不會發(fā)生內部信號的定時偏差的輸入電路的半導體集成電路裝置。
本發(fā)明的進一步的目的是提供一種備有即使所應用的工作環(huán)境不同也能穩(wěn)定動作而不會產生噪聲的輸出電路的半導體集成電路裝置。
本發(fā)明的半導體集成電路裝置，備有信號處理電路，對所施加的信號進行規(guī)定的處理，并在結點上輸出與所施加的該信號對應的信號；及調整電路，與該處理電路耦合連接，并以可編程的方式對結點上的信號電位變化速度進行調整。
通過以可編程的方式對信號處理電路輸出結點的信號電位變化速度進行調整，可以按照采用該半導體集成電路裝置的工作環(huán)境來調整信號的變化速度，并能實現適應工作環(huán)境的最佳動作條件。
圖1是表示按照本發(fā)明實施形態(tài)1的半導體集成電路裝置主要部分的結構的圖。
圖2是表示圖1所示半導體集成電路裝置的動作的信號波形圖。
圖3是表示按照本發(fā)明實施形態(tài)2的半導體集成電路裝置主要部分的結構的圖。
圖4是表示圖3所示半導體集成電路裝置的配線連接的圖。
圖5是表示圖3所示半導體集成電路裝置的配線連接的圖。
圖6是表示按照本發(fā)明實施形態(tài)2的半導體集成電路裝置的變更例1的結構的圖。
圖7是表示按照本發(fā)明實施形態(tài)2的半導體集成電路裝置的變更例2的結構的圖。
圖8是表示按照本發(fā)明實施形態(tài)2的半導體集成電路裝置的變更例3的結構的圖。
圖9是表示本發(fā)明實施形態(tài)3的半導體集成電路裝置主要部分的結構的圖。
圖10是表示按照本發(fā)明實施形態(tài)3的半導體集成電路裝置的變更例結構的圖。
圖11是表示按照本發(fā)明實施形態(tài)4的半導體集成電路裝置主要部分結構的圖。
圖12A、12B是表示圖11所示編程電壓的產生方法的圖。
圖13是表示本發(fā)明實施形態(tài)4的變更例結構的圖。
圖14是簡略地表示本發(fā)明的半導體集成電路裝置的其他結構的圖。
圖15是簡略地表示現有的半導體集成電路裝置的總體結構的圖。
圖16是表示圖15所示輸入電路初級部的結構的圖。
圖17是表示圖16所示輸入電路初級部的動作的信號波形圖。
圖18是表示圖15所示輸入電路最末級結構的圖。
圖19是表示圖18所示的輸出期間的動作的信號波形圖。
圖20是用于說明圖16所示輸入電路動作的存在問題的信號波形圖。
圖21是更具體地說明圖20所示信號波形圖的存在問題的圖。
圖22A、22B是用于說明現有的輸入電路為同步型裝置時的存在問題的圖。
圖23A、23B、23C是用于說明現有的輸出電路存在的問題的圖。圖1是表示按照本發(fā)明實施形態(tài)1的半導體集成電路裝置主要部分的結構的圖。在圖1中，與圖16相同，示出同步型半導體存儲裝置的輸入電路初級部的結構。在圖1中，輸入電路初級部，與現有裝置一樣，包含緩沖電路2a，當在內部生成的輸入初級切斷信號ZNC為非激活狀態(tài)時變?yōu)閯幼鳡顟B(tài)，對從外部施加的輸入信號IN進行緩沖處理；反相緩沖電路2b，對該緩沖電路2a的輸出信號作進一步的緩沖處理；電平變換電路2c，將反相緩沖電路2b的輸出信號的邏輯振幅變換為電源電壓Vdd電平；及帶電流調整功能的緩沖電路20，對該電平變換電路2c的輸出信號作進一步的緩沖處理，并在結點E上生成內部信號INT。緩沖電路2a和反相緩沖電路2b構成輸入初級部的輸入級，并以例如系統(tǒng)電源電壓即電源電壓Vddi作為一個工作電源電壓而動作，用作與外部的接口。電平變換電路2c和緩沖電路20構成電平變換級，用于將該電源電壓Vddi電平的信號的邏輯振幅變換為內部電源電壓Vdd電平的信號。緩沖電路2a和反相緩沖電路2b以及電平變換電路2c與圖16所示的現有的結構相同，對相對應的部分標以同一參照符號，其詳細說明從略。
帶電流調整功能的緩沖電路20包含連接在第1內部結點21a與結點E之間且其柵極與結點C連接的p溝道MOS晶體管20a、連接在結點E與第2內部結點21b之間且其柵極與結點C連接的n溝道MOS晶體管20b、連接在供給內部電源電壓Vdd的電源結點Vdd與第1內部結點21a之間且其柵極連接成接受接地電壓的p溝道MOS晶體管20c、連接在電源電壓結點Vdd與第1內部結點21a之間且其柵極與焊片22連接的p溝道MOS晶體管20d、連接在第2內部結點21b與接地結點Vss之間且其柵極連接成接受內部電源電壓Vdd的n溝道MOS晶體管20e、連接在第2內部結點21b與接地結點Vss之間且其柵極與焊片22連接的n溝道MOS晶體管20f。
MOS晶體管20c和20e處于正常導通狀態(tài)，起著電流供給元件的作用。MOS晶體管20d和20f根據焊片22的電壓電平有選擇地變成導通狀態(tài)。這兩個MOS晶體管20d和20f，當其中一個為導通狀態(tài)時，另一個則變成非導通狀態(tài)。該焊片22按照電源電壓Vddi的電壓電平用焊接線(圖中未示出)固定在電源電壓Vdd或接地電壓Vss的電平。根據焊片22的電壓電平的編程調整其電流供給量，從而即使電源電壓Vddi的電壓電平改變，也仍能使結點E的電壓變化速度相同。
該結點E上的內部信號INT被加到與時鐘信號CLK同步動作的內部輸入電路24。內部輸入電路24的輸出信號加到圖15所示的存儲器內部電路3。以下，說明其動作。
緩沖電路2a和反相緩沖電路2b以及電平變換電路2c的動作與現有裝置相同。當電源電壓Vddi的電壓電平例如為2.5V的電壓電平時，焊片22通過焊接線與電源電壓Vdd端子連接，以便接受電源電壓Vdd。該術語「編程」，是指利用熔絲元件(聯(lián)接元件)、屏蔽配線及焊片的焊接線等設定為固定的狀態(tài)。
在將焊片22設定為電源電壓Vdd的電壓電平時，在帶電流調整功能的緩沖電路20中，MOS晶體管20f為導通狀態(tài)，MOS晶體管20d為非導通狀態(tài)。在這種狀態(tài)下，MOS晶體管20c起著電流源的作用，用于對結點E充電，而MOS晶體管20e和20f的功能則是用作使結點E放電的電流源。晶體管的參數(尺寸)應設定為當MOS晶體管20e和20f都導通時使結點E的內部信號INT的上升時間和下降時間相等。
在將電源電壓Vddi設定為例如1.8V的電壓電平時，焊片22通過圖中未示出的接合線固定在接地電壓Vss電平。在這種狀態(tài)下，在帶電流調整功能的緩沖電路20中，MOS晶體管20f變?yōu)榉菍顟B(tài)，MOS晶體管20d變?yōu)閷顟B(tài)。當電源電壓Vddi變低時，在緩沖電路2a、反相電路2b以及電平變換電路2c中延遲時間增大。另外，在電平變換電路2c中，其輸出結點C的下降速度變得遲緩。在該狀態(tài)下，在最末級的帶電流調整功能的緩沖電路20中，MOS晶體管20c和20d用作對結點E充電的電流源，因此，以比電源電壓Vddi為2,5V時大的電流驅動力對結點E充電，因而即使該結點C的電位上升速度降低時，也能補償結點E的內部信號INT的上升速度的降低。另一方面，當結點C的電壓上升時，該結點E只通過一個MOS晶體管20e放電。因此，結點E的放電速度比電源電壓Vddi為2,5V時變得緩慢，所以使內部信號INT的下降時間增加。由此能使內部信號INT的上升時間和下降時間相等。
即，如圖2所示，當結點C的電位下降速度比其電位上升速度慢時，在帶電流調整功能的緩沖電路20中，輸出結點的充電速度加快而放電速度減低。因此，即使結點C的電壓電平緩慢降低，結點E的電壓也因使用兩個MOS晶體管20c和20d而快速上升。另一方面，當結點C的電壓電平上升時，由于該結點E的放電只對一個MOS晶體管20e進行，所以其放電速度降低。因此，能使結點E內部信號INT的上升時間和下降時間都等于Td。通過對內部輸出結點E的充電速度和放電速度兩方面的調整，能夠可靠地校正例如0.2ns這樣微小偏差，而無需加大裝置的尺寸。
如上所述，如按照本發(fā)明的實施形態(tài)1，則由于在生成內部電源電壓電平的信號的電平變換級中在結構上能夠按照其接口電源電壓Vddi的電壓電平調整驅動內部輸出結點的電路部分的電流驅動力，所以，即使是在接口用電源電壓Vddi不同的情況下，也能使上升和下降時間相等，內部信號確定時的定時也不會產生偏差，因而能增大與內部信號INT對應的定時裕度，并能穩(wěn)定地動作。
另外，在同步型半導體存儲裝置的情況下，其內部信號INT相對于時鐘信號CLK的建立時間和保持時間，對任何符號的邏輯電平都能保持相等而與接口用電源電壓Vddi的電壓電平無關，因而能正確地進行內部動作。
圖3是表示按照本發(fā)明實施形態(tài)2的半導體集成電路裝置主要部分的結構的圖。在圖3中，示出在主工序中形成的同步型半導體集成電路裝置的輸入電路初級部的結構。在圖3中，接受來自外部的輸入信號IN并進行緩沖處理的緩沖電路2a、對該緩沖電路2a的輸出信號進行緩沖處理的反相緩沖電路2b及對該反相緩沖電路2b的輸出結點B的電壓電平進行變換的電平變換電路2c的結構，與上述實施形態(tài)1所示相同。
在圖3所示的實施形態(tài)2中，帶電流調整功能的緩沖電路20的結構，在以下幾點上與實施形態(tài)1不同。即，在電源結點Vdd與第1內部結點21a之間設有與電流供給元件20c并聯(lián)的p溝道MOS晶體管20g，在第2內部結點21b與接地結點Vss之間設有與電流供給元件20e并聯(lián)的n溝道MOS晶體管20h。MOS晶體管20g和20h的柵極在主工序中呈斷開狀態(tài)。在最后的切片工序中，用鋁配線對該MOS晶體管20g和20h的柵極形成其電氣連接。
圖4是表示接口電源電壓Vddi為2.5V時的帶電流調整功能的緩沖電路20的配線連接的圖。在圖4中，MOS晶體管20g的柵極通過配線25a與電源結點Vdd連接。另一方面，MOS晶體管20h的柵極通過配線25b與結點C連接。在這種狀態(tài)下，MOS晶體管20g保持正常非導通狀態(tài)，從而使結點E的充電僅通過電流供給元件20c進行。另一方面，MOS晶體管20h在結點C的電壓電平為H電平時導通。在結點C的電壓電平為H電平時，結點E放電，僅在必要時使MOS晶體管20h變成導通狀態(tài)。當結點C的電壓電平下降到L電平時，MOS晶體管20h和MOS晶體管20b同時變成非通狀態(tài)，并以高速切斷結點E的放電路徑。
在該圖4所示的連接中，將各晶體管的參數設定為使結點E的內部信號INT的上升時間和下降時間相等。
圖5是表示接口電源電壓Vddi為1.8V時的帶電流調整功能的緩沖電路20的配線連接的圖。在該圖5中，MOS晶體管20g的柵極通過配線25c與結點C連接。另一方面，MOS晶體管20h的柵極通過配線25d與接地結點Vss連接。因此，在這種狀態(tài)下，MOS晶體管20h保持正常非導通狀態(tài)，另一方面，MOS晶體管20g在結點C的電位下降時變?yōu)閷顟B(tài)。
在該圖5所示的配線連接中，當結點C的電位下降時，通過MOS晶體管20c和20g向MOS晶體管20a供給電流，使結點E的內部信號INT迅速下降。另一方面，當結點C的電壓電平上升時，結點E通過MOS晶體管20e放電，使其放電速度減低。因此，與上述實施形態(tài)1相同，接口電源電壓Vddi為1.8V時的內部信號INT的上升延遲得到補償，另一方面，結點E的內部信號INT的下降速度的減低，使其下降時間變得比電源電壓Vddi為2.5V時長。因此，能使接口電源電壓Vddi為1.8V時的內部信號INT的上升時間和下降時間相等。圖6是表示本發(fā)明實施形態(tài)2的變更例1的結構的圖。如該圖6中所示，在帶電流調整功能的緩沖電路20中，在第1內部結點21a與電源結點Vdd之間設有彼此并聯(lián)的p溝道MOS晶體管20c和20i。在第2內部結點21b與接地結點Vss之間還設有并聯(lián)的n溝道MOS晶體管20e和20j。p溝道MOS晶體管20a和20b彼此串聯(lián)地連接在結點21a和21b之間。MOS晶體管20c和20i的柵極與接地結點連接，MOS晶體管20e和20j的柵極與電源電壓Vdd連接。MOS晶體管20i的一個導通端子(漏極)通過有選擇地形成的配線25e與第1內部結點21a連接。MOS晶體管20j的漏極通過有選擇地形成的配線25f與第2內部結點21b連接。
當接口電源電壓Vddi例如為2.5V時，形成配線25f，使MOS晶體管20j在第2內部結點21b與接地結點Vss之間形成電流路徑。不形成另一個配線25e，因而MOS晶體管20i在電源電壓Vdd與第1內部結點21a之間不形成電流路徑。
另一方面，當接口電源電壓Vddi為1.8V時，形成配線25e，使MOS晶體管20i在電源結點Vdd與第1內部結點21a之間形成流過電流的路徑。另一方面不形成配線25f，因而不形成從第2內部結點21b到接地結點Vss的通過MOS晶體管20j的電流路徑。
如該圖6所示，通過按照接口電源電壓Vddi的電壓電平分別使供給電流用的MOS晶體管20a和20j有選擇地與第1和第2內部結點連接，能夠調整其內部輸出結點E上的電位變化速度，并相應地能使內部信號INT的上升和下降時間相等。圖7是表示本發(fā)明實施形態(tài)2的變更例2的結構的圖。在該圖7示出的結構中，在第1內部結點21a與電源結點Vdd之間，設有與用于供給電流的p溝道MOS晶體管20c并聯(lián)的p溝道MOS晶體管20k，在第2內部結點21b與接地結點Vss之間還設有與供給電流用的n溝道MOS晶體管20e并聯(lián)的n溝道MOS晶體管201。MOS晶體管20k的柵極通過配線25g有選擇地與電源電壓Vdd或接地結點Vss之一連接。而n溝通MOS晶體管201也通過屏蔽配線25h有選擇地與電源結點Vdd或接地結點Vss之一連接。
當接口電源電壓Vddi例如為2.5V時，用屏蔽配線25g將MOS晶體管20k的柵極與電源電壓Vdd電平連接，并且，用屏蔽配線25h將MOS晶體管201的柵極與電源結點Vdd連接。在這種狀態(tài)下，調整各晶體管的尺寸，使結點E的充電放電速度相等。
當接口電源電壓Vddi例如降低為1.8V時，用屏蔽配線25g將MOS晶體管20k的柵極與接地結點Vss連接，并且，用屏蔽配線25h將MOS晶體管201的柵極與接地結點Vss連接。因此，使MOS晶體管20k變成導通狀態(tài)，MOS晶體管201變成非導通狀態(tài)，因而使結點E的電位上升速度加快，而使結點E的放電速度減低，因此使內部信號INT的上升和下降時間相等。
在該變更例2中，也是通過屏蔽配線將用于有選擇地調整電流供給量的MOS晶體管設定為導通、非導通狀態(tài)，因而能按照接口電源電壓的電平使內部輸出結點E的充電放電速度相等。圖8是表示本發(fā)明實施形態(tài)2的變更例3的結構的圖。在該圖8示出的結構中，與電流供給元件20c并聯(lián)設置的p溝道MOS晶體管20m，其一個導通端子(源極)通過配線25i有選擇地與電源結點Vdd連接。MOS晶體管20m的柵極與接地結點Vss連接。設有與連接在第2內部結點21b與接地結點Vss之間的，用于供給電流的n溝道MOS晶體管20e并聯(lián)的n溝道MOS晶體管20n。該MOS晶體管20n的柵極與電源結點Vdd連接，其一個導通端子(源極)通過配線25j有選擇地與接地結點Vss連接。當接口電源電壓Vddi例如為2.5V時，不形成配線25i，而形成配線25j，使MOS晶體管20n具有作為電流供給元件的功能。在這種狀態(tài)下，來自內部輸出結點E的內部信號INT的上升時間和下降時間相等。
當接口電源電壓Vddi例如降低為1.8V時，形成配線25i，而不形成配線25j。在這種狀態(tài)下，使MOS晶體管20m具有作為電流供給元件的功能。對結點E的電流供給能力增大，使內部信號INT的上升加快，而由于MOS晶體管20n不具有作為電流供給元件的功能，所以使來自內部輸出結點E的內部信號INT的下降速度稍有減低，因此，使內部信號INT的上升時間和下降時間相等。
如上所述，如按照本發(fā)明的實施形態(tài)2，則由于在結構上能夠按照接口電源電壓Vddi的電壓電平利用屏蔽配線調整內部輸出結點的充電放電速度，所以能以一個芯片適應多種接口電源電壓。并且能對內部信號的產生定時進行微調，因此能相應地增大與內部信號確定定時對應的裕度，并能保證正確的動作。圖9是表示按照本發(fā)明實施形態(tài)3的半導體集成電路裝置主要部分的結構的圖。在圖9中，示出將具有接口電源電壓Vddi的邏輯振幅的內部信號變換為內部電源電壓Vdd電平的電平變換級的最末級的結構。在圖9中，帶電流調整功能的緩沖電路20，在以下幾點上與實施形態(tài)1和2不同。即，在電源結點Vdd與第1內部結點21a之間連接有與電流供給元件20c并聯(lián)的p溝道MOS晶體管20p和可熔斷的聯(lián)接元件(熔絲元件)27a。MOS晶體管20p的一個導通結點(源極)與電源結點Vdd連接，其柵極與接地結點Vss連接，其另一個導通結點(漏極)通過聯(lián)接元件27a連接于第1內部結點21a。
另外，在第2內部結點21b與接地結點Vss之間連接有與電流供給元件20e并聯(lián)的n溝道MOS晶體管20q和可熔斷的聯(lián)接元件(熔絲元件)27b。MOS晶體管20q的一個導通結點(源極)與接地結點Vss連接，其柵極與電源結點Vdd連接，其另一個導通結點(漏極)通過聯(lián)接元件27b連接于第2內部結點21b。
MOS晶體管20p和20q處于正常導通狀態(tài)。聯(lián)接元件27a和27b有選擇地熔斷。當接口電源電壓Vddi例如為2.5V時，聯(lián)接元件27a例如由激光束等含能射束熔斷。在該MOS晶體管20q具有作為電流供給元件(放電元件)的功能的狀態(tài)下，使來自內部輸出結點E的內部信號INT的上升時間和下降時間相等。
當接口電源電壓Vddi例如為1.8V時，將聯(lián)接元件27b熔斷。在這種狀態(tài)下，使MOS晶體管20p具有作為電流供給元件的功能，并使MOS晶體管20q與第2內部結點21b斷開。因此，使內部輸出結點E的充電速度加快，而且使放電速度減低，因此，也相應地使內部信號INT的上升和下降時間相等。
聯(lián)接元件27a和27b在與該同步型半導體電路裝置所包含的存儲單元的故障單元維修工序的冗余單元更換時的同一編程工序中進行設定。即，在故障位更換的地址編程中，聯(lián)接元件例如由激光束熔斷(進行編程)。在與該編程工序的同一工序中，按照該存儲裝置所采用的電源電壓有選擇地將聯(lián)接元件27a和27b熔斷。因此，可以通過其中一個聯(lián)接元件的熔斷分別制作該同步型半導體存儲裝置，而不增加任何工序。
例如，當在該同步型半導體存儲裝置中設置基準電壓發(fā)生電路并備有微調工序調整來自該基準電壓發(fā)生部的基準電壓電平時，同樣可以有選擇地進行聯(lián)接元件的熔斷。因此，也可在該微調工序中進行聯(lián)接元件27a和27b的選擇熔斷。圖10是表示本發(fā)明實施形態(tài)3的變更例結構的圖。該圖10所示的結構，在聯(lián)接元件的配置位置上與圖9所示結構不同。即，在電源結點Vdd與第1內部結點21a之間設有與電流供給元件(MOS晶體管)20c并聯(lián)的p溝道MOS晶體管20r，其一個導通結點(源極)通過聯(lián)接元件27c與電源結點Vdd連接，其柵極與接地結點Vss連接，且其另一個導通結點(漏極)連接于第1內部結點21a。同樣，在第2內部結點21b與接地結點Vss之間設有與電流供給元件20d并聯(lián)的n溝道MOS晶體管20f，其一個導通結點(源極)通過聯(lián)接元件27d與接地結點Vss連接，其柵極與電源結點Vdd連接，且其另一個導通結點(漏極)連接于第2內部結點21b。
在該圖10所示的配置中，聯(lián)接元件27c熔斷時，使MOS晶體管20r與電源結點Vdd斷開。MOS晶體管20r對第1內部結點21a起著寄生電容的作用，有助于使該第1內部結點21a的電壓電平穩(wěn)定。同樣，n溝道MOS晶體管20s在聯(lián)接元件27d熔斷時與接地結點Vss斷開，對第2內部結點21b具有作為穩(wěn)定化容量的功能，有助于使該第2內部結點21b的電壓電平穩(wěn)定。
在該圖10所示的配置中，當接口電源電壓Vddi例如為2.5V時，也將聯(lián)接元件27c熔斷，使MOS晶體管20r與電源結點Vdd斷開，而使MOS晶體管20s具有作為電流供給元件的功能。在這種狀態(tài)下，進行設計使內部輸出結點E的內部信號INT的上升時間和下降時間相等。當接口電源電壓Vddi例如為1.8V時，將聯(lián)接元件27d熔斷，并使MOS晶體管20s與接地結點Vss斷開，而使MOS晶體管20r具有作為電流供給元件的功能。因此，能調整接口電源電壓Vddi降低時的內部輸出結點E的上升/下降的偏差，從而使上升時間和下降時間相等。
如上所述，如按照本發(fā)明的實施形態(tài)3，則由于可根據接口電源電壓的電平通過聯(lián)接元件的熔斷/非熔斷來調整內部輸出結點的電位，所以，很容易根據接口電源電壓電平調整內部信號INT的上升時間和下降時間，即使是在接口用電源電壓降低的情況下，上升/下降時間也不會產生定時偏差，因而能實現動作正確的裝置。另外，由于不會產生定時偏差，所以能增大用于確定內部信號的定時裕度，并能實現可以穩(wěn)定動作的同步型半導體存儲裝置。圖11是表示按照本發(fā)明實施形態(tài)4的半導體集成電路裝置的輸出電路部分結構的圖。在圖4中，該輸出電路4包含接受從存儲單元讀出的數據/RD的反相器4a、接受內部讀出數據/RD和允許輸出信號/OE的2輸入NOR電路4b、接受反相器4a的輸出信號和允許輸出信號/OE的2輸入NOR電路4c、接受內部讀出數據/RD和允許輸出信號/OE以及編程電壓PV的3輸入NOR電路40a、接受反相器4a的輸出信號和允許輸出信號/OE以及編程電壓PV的3輸入NOR電路40b。這些NOR電路4b、4c、40a和40b，都以內部電源電壓Vdd作為一個工作電源電壓而動作。
輸出電路4還包含連接在電源結點VddQi與輸出結點J之間且在其柵極上接受NOR電路4b的輸出信號的n溝道MOS晶體管如、連接在電源結點VddQi與輸出結點J之間且在其柵極上接受NOR電路40a的輸出信號的n溝道MOS晶體管40c、連接在輸出結點J與接地結點VSSQ之間且在其柵極上接受NOR電路4c的輸出信號的n溝道MOS晶體管4f、及連接在輸出結點J與接地結點VSSQ之間且在其柵極上接受NOR電路40b的輸出信號的n溝道MOS晶體管40d。電壓VddQi的電壓電平與外部的接口電源電壓Vddi相同。該電源結點VddQi和VSSQ是為輸出電路的最末級專用而設置的，用于防止輸出數據時的電源電壓VddQi和VSSQ的變化。接地電壓VSSQ施加在MOS晶體管、4f、40c和40d的襯底區(qū)域上。
電源電壓VddQi，與上述實施形態(tài)1～3一樣，其電位電平為1.8V或2.5V。接口電源電壓的電位電平不同，意味著應用的系統(tǒng)不同，該輸出結點J的輸出負荷不同。在這種情況下，內部電源電壓Vdd具有比接口電源電壓VddQi高的電壓電平，MOS晶體管4e、4f、40c和40d在不飽和區(qū)動作。因此，當該接口電源電壓VddQi為2.5V時，有大的充電放電電流流向輸出結點J，而當接口電源電壓VddQi例如為1.8V時，該輸出結點J的充電放電電流減小。
當VDS＜VGS-VTH時，參照下式。
Ids＝β((VGS-VTH)VDS+VDS2/2)式中，VDS表示漏-源間電壓，VTH表示MOS晶體管的閾值電壓，IDS表示漏極電流，VGS表示柵-源間電壓。
當應用的系統(tǒng)不同且其接口電源電壓不同時，該輸出結點J的負荷改變，并且，該輸出結點J的放電電流量也不同。因此，將產生例如在該系統(tǒng)中在該輸出結點上不發(fā)生阻尼振蕩但在其他系統(tǒng)中則可能發(fā)生阻尼振蕩的問題。此外，還存在著在不發(fā)生阻尼振蕩時其信號的變化速度減低的問題。
因此，如該圖11所示，設有一個與充電用MOS晶體管4e并聯(lián)的n溝道MOS晶體管40c，還設有一個與放電用n溝道MOS晶體管4f并聯(lián)的p溝道MOS晶體管40d，并有選擇地使這兩個MOS晶體管40c和40d變?yōu)閯幼鳡顟B(tài)。即，在將此時的編程電壓PV設定為例如H電平時，NOR電路40a和40b的輸出信號變?yōu)長電平，將MOS晶體管40c和40d固定在非導通狀態(tài)。在這種情況下，利用MOS晶體管4e和4f根據內部讀出數據/RD和允許輸出信號/OE進行輸出結點J的充電放電。在這種情況下，該輸出電路4的電流驅動力減小(結點J的充電放電速度相同)。
另一方面，在將編程電壓PV設定為L電平時，NOR電路40a和40b變成動作狀態(tài)，使MOS晶體管40c與MOS晶體管4e同相地導通/非導通，而MOS晶體管40d則與MOS晶體管4f同相地導通/非導通。因此，在這種情況下，由2個MOS晶體管進行輸出結點J的充電或放電，因而該輸出電路4的電流驅動力增大。所以，可根據應用的系統(tǒng)將該編程電壓PV固定為H電平或L電平。即，在接口電源電壓VddQi的電壓電平低、漏極電流小、且即使該輸出電路4的電流驅動力增大也不發(fā)生阻尼振蕩的情況下，將編程電壓PV設定為L電平。
另一方面，在其輸出負荷小、且利用2個MOS晶體管進行充電或放電的情況下，如即使接口電源電壓VddQi的電壓電平低時也發(fā)生阻尼振蕩，則將編程電壓PV固定為H電平，從而采用使其輸出電路的電流驅動力減小的裝置。另外，當接口電源電壓VddQi的電壓電平例如為2.5V時，使漏極電流增大，如在2個MOS晶體管同時導通時發(fā)生阻尼振蕩，則采用將編程電壓PV設定為H電平的裝置。反之，即使是在采用2,5V接口電源電壓的情況下利用2個MOS晶體管進行充電或放電，但如該輸出結點J的負荷大、且不發(fā)生阻尼振蕩時，則采用將編程電壓PV設定為L電平的裝置。
因此，可根據應用的系統(tǒng)分別采用將編程電壓PV設定為H電平或L電平的產品。由此可以實現能適應工作環(huán)境并穩(wěn)定動作、不產生輸出噪聲、并能以準確的定時輸出確定狀態(tài)的信號的輸出電路。
圖12A和12B是簡略地表示產生編程電壓PV的部分的結構的圖。在圖12A中，編程電壓PV根據焊片55的電壓電平生成。該焊片55通過焊接線50a固定為接地電壓Vss，或通過焊接線55b固定為電源電壓Vdd。在組裝半導體集成電路裝置時的焊接工序中，按其輸出電路的驅動力的大小分別制作。
在圖12B中，編程電壓PV由信號線57產生。該信號線57通過屏蔽配線58與接地結點Vss連接或者通過屏蔽配線59與電源結點Vdd連接。在這種情況下，編程電壓PV的設定，在制作的最后工序中設定輸出電路的驅動力的大小。
另外，在圖12A中，通過焊接線55a和55b將接地電壓Vss或電源電壓Vdd傳送到焊片55。但是，也可以采用另一種結構，即當通過焊接線將電源電壓Vdd或接地電壓Vss連接到焊片55時生成一種邏輯電平的編程電壓PV，而當使焊片55為斷路狀態(tài)時(不連接焊接線時)，將該編程電壓PV設定為其他的邏輯電平的電壓電平。(例如，在焊片55上連接一個高阻值的電阻元件，并根據焊接線的有無來設定該電阻元件一端的電壓電平)。圖13是表示本發(fā)明實施形態(tài)4的變更例結構的圖。在該圖13所示的輸出電路4中，為輸出級的最未級專用而提供的電源電壓VddQ與內部電源Vdd的電壓電平相同。另外，為補償n溝道MOS晶體管4e和40e的閾值電壓損失，設有與用于對其輸出結點J充電的n溝道MOS晶體管4e和40c并聯(lián)的p溝道MOS晶體管4g和40e。接受NOR電路4b的輸出信號的反相器4d的輸出信號，加到MOS晶體管4g的柵極，接受NOR電路40a的輸出信號的反相器40c的輸出信號，加到MOS晶體管4e的柵極。其他結構與圖11所示的結構相同。
在該圖13所示的結構中，MOS晶體管4e和4g同相地變成導通/非導通狀態(tài)，而MOS晶體管40c則和40e同相地變成導通/非導通狀態(tài)。通過將編程電壓PV設定為H電平或L電平，可以調整該輸出電路4的電流驅動力。另外，通過根據該輸出結點J的負荷分別使用電流驅動力大的裝置或電流驅動力小的裝置，可以穩(wěn)定且高速地進行數據的輸出，而不會產生阻尼振蕩。
另外，在圖13所示的結構中，采用著n溝道MOS晶體管40c和p溝道MOS晶體管40e。一般，p溝道MOS晶體管的電流驅動力比n溝道MOS晶體管小，所以，在實現與n溝道MOS晶體管相同的電流驅動力時，該p溝道MOS晶體管的尺寸(柵極寬度與柵極長度之比)應大于n溝道MOS晶體管的尺寸。通過同時使用n溝道MOS晶體管40c和p溝道MOS晶體管40c，可以減小p溝道MOS晶體管40e的占有面積，并能限制輸出電路4的面積增加。p溝道MOS晶體管4g和40e，最終只是為補償n溝道MOS晶體管4e和40c的閾值電壓損失而制作的，因此，特別是不必使用大的電流驅動力，因而能使其面積減小。
另外，還設有2個并聯(lián)的放電用n溝道MOS晶體管4f和40d，通過與其對應地設置n溝道MOS晶體管4e和40c，很容易使放電用n溝道MOS晶體管4f和40d同時變成導通狀態(tài)時的結點J的充電速度與其放電速度相等。即，將2個放電用n溝道MOS晶體管的放電速度設定為與1對n溝道MOS晶體管和P溝道MOS晶體管的充電速度相等即可，其原因是可以根據用于調整電流驅動力的晶體管尺寸決定追加的N/PMOS晶體管對的尺寸。
如上所述，如按照本發(fā)明的實施形態(tài)4，則由于能夠利用焊片或屏蔽配線調整輸出結點的電流驅動力，所以可以使用具有適應應用工作環(huán)境的最佳輸出特性的同步型半導體存儲裝置，通過采用能按照工作環(huán)境以最佳方式動作的同步型半導體存儲裝置，可以實現最佳的存儲系統(tǒng)。另外，能夠實現可以抑制輸出結點的阻尼振蕩等的發(fā)生且不會因輸出噪聲而發(fā)生誤動作的穩(wěn)定的同步型半導體存儲裝置。在以上的說明中，作為一例說明了同步型半導體存儲裝置。但是，只要是具有用作接口的接口電路(輸入、輸出電路)、而接口電源電壓與內部電源電壓電平不同的裝置，本發(fā)明都可以應用。
另外，作為同步型半導體存儲裝置，只要是與時鐘信號同步地進行外部信號的取入和數據的輸入輸出的存儲裝置即可，無論是同步型靜態(tài)隨機存取存儲器，還是同步型動態(tài)隨機存取存儲器，本發(fā)明都能適用。
另外，在以上的說明中，說明了內部電源電壓Vdd的電壓電平比接口電源電壓Vddi高的情況。但是，即使是象動態(tài)隨機存取存儲器那樣的外部接口電壓的電壓電平比內部電源電壓高并需在存儲裝置內部進行降壓的裝置、即內部電源電壓Vdd低于接口電源電壓Vddi的裝置，本發(fā)明也可以適用。在采用內部降壓電路的情況下，只需在輸出電路中備有將內部電源電壓電平變換為外部電源電壓電平的功能即可，例如在圖11中NOR電路40a和4b可備有電平變換功能。
另外，如圖14所示，作為半導體集成電路裝置，并不限定于同步型半導體存儲裝置，也可以是進行一般邏輯運算處理的裝置。即，在圖14中，半導體集成電路裝置60包含內部電路62，以電源電壓Vdd作為一個工作電源電壓而動作，并進行規(guī)定的運算處理；接口電路64，以接口電源電壓Vddi作為一個工作電源電壓而動作，并用作與裝置外部之間的接口；及可編程電流調整電路66，以可編程的方式對與該接口電路64的內部結點或輸出結點對應的電流驅動力進行調整。對該接口電路64所包含的輸入級及和輸出級，可以根據工作環(huán)境適當地采用如上所述的實施形態(tài)1～4中的結構。在運算處理時，對內部信號不需要大的定時裕度，能以高速執(zhí)行邏輯運算處理。而且，能穩(wěn)定且高速地提供輸出結果。另外，接口電源電壓的電平是任意的，即使是3種以上，本發(fā)明仍能適用，這只需根據各電壓調整電流量即可。
如上所述，如按照本發(fā)明，則對所施加的信號進行預定處理并輸出的信號處理電路在其輸出結點上的信號電位變化速度，在結構上能以可編程的方式進行調整，所以，能夠按照工作環(huán)境以穩(wěn)定且準確的定時輸出信號。
權利要求
1.一種半導體集成電路裝置，它備有信號處理電路，對所施加的信號進行規(guī)定的處理，并在結點上輸出與所施加的上述信號對應的信號；及調整電路，與該信號處理電路耦合連接，用于以可編程的方式對上述結點上的信號電位變化速度進行調整。
2.根據權利要求1所述的半導體集成電路裝置，其特征在于上述信號處理電路包含輸入級，以第1電源電壓作為一個工作電源而動作，并對上述所施加的信號進行緩沖處理；及電平變換級，以第2電源電壓作為一個工作電源而動作，用于對由上述輸入級供給的信號進行電平變換并輸出到上述結點上；上述調整電路包含以可編程的方式對上述電平變換級的上述結點的電流驅動量進行調整的電路元件。
3.根據權利要求2所述的半導體集成電路裝置，其特征在于上述電平變換級包含連接在第1內部結點與上述結點之間的第1導電型的第1絕緣柵型場效應晶體管；及連接在第2內部結點與上述結點之間的第2導電型的第2絕緣柵型場效應晶體管；上述電路元件根據上述第1電源電壓的電壓電平以可編程的方式分別設定上述第1內部結點和上述第2內部結點的電流量。
4.根據權利要求3所述的半導體集成電路裝置，其特征在于上述電路元件備有第1電流供給元件，連接在供給上述第2電源電壓的第1電源結點與上述第1內部結點之間；第2電流供給元件，連接在上述第2內部結點與供給第3電源電壓的第2電源結點之間的；第1可編程元件，以可連接的方式配置和連接在上述第1電源結點與上述第1內部結點之間，且在導通時在上述第1電源結點與上述第1內部結點之間形成使電流流過的路徑；第2于編程元件，以可連接的方式配置和連接在上述第2電源結點與上述第2內部結點之間，且在導通時在上述第2電源結點與上述第2內部結點之間形成使電流流過的路徑；按照上述第1電源電壓的電平有選擇地將上述第1和第2可編程元件固定在非導通狀態(tài)。
5.根據權利要求4所述的半導體集成電路裝置，其特征在于上述第1可編程元件備有連接在上述第1電源結點與上述第1內部結點之間、且在其柵極上接受規(guī)定電壓的第3絕緣柵型場效應晶體管；上述第2可編程元件備有連接在上述第2電源結點與上述第2內部結點之間、且在其柵極上接受上述規(guī)定電壓的第4絕緣柵型場效應晶體管。
6.根據權利要求4所述的半導體集成電路裝置，其特征在于上述第1可編程元件備有連接在上述第1電源結點與上述第1內部結點之間、且其柵極有選擇地與上述第1絕緣柵型場效應晶體管的柵極及上述第1電源結點連接的第1導電型的第3絕緣柵型場效應晶體管；上述第2可編程元件備有連接在上述第2電源結點與上述第2內部結點之間、且其柵極有選擇地與上述第2絕緣柵型場效應晶體管的柵極及上述第2電源結點連接的第2導電型的第4絕緣柵型場效應晶體管。
7.根據權利要求4所述的半導體集成電路裝置，其特征在于上述第1可編程元件備有第1導電型的第3絕緣柵型場效應晶體管；及與上述第3絕緣柵型場效應晶體管串聯(lián)連接、且導通時在上述第1電源結點與上述第1內部結點之間通過上述第3絕緣柵型場效應晶體管形成使電流流過的路徑的可熔斷的第1聯(lián)接元件；上述第2可編程元件備有第2導電型的第4絕緣柵型場效應晶體管；及與上述第4絕緣柵型場效應晶體管串聯(lián)連接、且導通時在上述第2電源結點與上述第2內部結點之間通過上述第4絕緣柵型場效應晶體管形成使電流流過的路徑的可熔斷的第2聯(lián)接元件。
8.根據權利要求4所述的半導體集成電路裝置，其特征在于上述第1可編程元件備有第3絕緣柵型場效應晶體管；及有選擇地形成并當形成時在上述第1電源結點與上述第1內部結點之間通過上述第3絕緣柵型場效應晶體管形成使電流流過的路徑的第1配線；上述第2可編程元件備有第4絕緣柵型場效應晶體管；及有選擇地形成并當形成時在上述第2電源結點與上述第2內部結點之間通過上述第4絕緣柵型場效應晶體管形成使電流流過的路徑的第2配線。
9.根據權利要求5所述的半導體集成電路裝置，其特征在于上述第3和第4絕緣柵型場效應晶體管，其各自的柵極與接受上述規(guī)定電壓的焊片連接。
10.根據權利要求5所述的半導體集成電路裝置，其特征在于上述第3和第4絕緣柵型場效應晶體管，其各自的柵極通過配線與上述第1和第2電源結點連接，上述配線傳送上述規(guī)定電壓。
11.根據權利要求1所述的半導體集成電路裝置，其特征在于上述信號處理電路包含用作與裝置外部的接口的接口級，上述調整電路根據上述接口級的工作電源電壓的電平以可編程的方式調整上述電位變化速度。
12.根據權利要求1所述的半導體集成電路裝置，其特征在于上述信號處理電路包含對上述所施加的信號進行緩沖處理并通過上述結點向外部輸出的輸出級。
13.根據權利要求12所述的半導體集成電路裝置，其特征在于上述輸出級備有用于根據上述所施加的信號將上述結點驅動到第1電源電壓電平的第1絕緣柵型場效應晶體管；及根據上述所施加的信號以與上述第1絕緣柵型場效應晶體管互補的方式導通并用于將上述結點驅動到第2電源電壓電平的第2絕緣柵型場效應晶體管；上述調整電路備有與上述結點連接，并在允許動作時根據上述所施加的信號將上述結點驅動到上述第1電源電壓電平的第3絕緣柵型場效應晶體管；及與上述結點連接，并在激活時根據上述所施加的信號將上述結點驅動到上述第2電源電壓電平的第4絕緣柵型場效應晶體管；響應上述所施加的信號，將上述第3和第4絕緣柵型場效應晶體管設定為都動作的狀態(tài)或通常非導通狀態(tài)的編程裝置。
14.根據權利要求12所述的半導體集成電路裝置，其特征在于上述輸出級還備有第5絕緣柵型場效應晶體管，根據上述所施加的信號與上述第1絕緣柵型場效應晶體管同相地導通，用于將上述結點驅動到第1電源電壓電平；上述調整電路還備有第6絕緣柵型場效應晶體管，具有與上述第1絕緣柵型場效應晶體管不同的導電型且利用上述編程裝置有選擇地設定為允許/禁止動作狀態(tài)，并在允許動作時根據上述所施加的信號將上述結點驅動到第1電源電壓電平。
全文摘要
在用于向內部信號輸出結點(E)供給內部信號(INT)的電平變換器的最末級,備有交替地變成導通狀態(tài)的MOS晶體管(20d、20f),用作電流供給元件。這兩個附加的MOS晶體管(20d、20f)根據例如焊片(22)的電壓電平有選擇地變成導通狀態(tài)。可以對流向該內部結點(E)的充電/放電電流進行調整。因此,能使內部信號(INT)的上升和下降時間始終保持相等。因而,即使在例如系統(tǒng)電源電壓變化的工作環(huán)境下,也可以實現能以準確的定時提供信號的輸入/輸出電路。
文檔編號H03K19/0185GK1200572SQ98103619
公開日1998年12月2日 申請日期1998年1月13日 優(yōu)先權日1997年5月26日
發(fā)明者池谷正之, 大林茂樹 申請人:三菱電機株式會社