共享存儲(chǔ)機(jī)制的cdr中準(zhǔn)循環(huán)ldpc串行編碼器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及信道編碼領(lǐng)域，特別涉及一種CDR系統(tǒng)中準(zhǔn)循環(huán)LDPC碼的串行編碼 器。
【背景技術(shù)】
[0002] 低密度奇偶校驗(yàn)（Low-DensityParity-Check,LDPC)碼是高效的信道編碼技術(shù)之 一，而準(zhǔn)循環(huán)LDPC(Quasic-LDPC，QC-LDPC)碼是一種特殊的LDPC碼。QC-LDPC碼的生成矩 陣G和校驗(yàn)矩陣H都是由循環(huán)矩陣構(gòu)成的陣列，具有分段循環(huán)的特點(diǎn)，故被稱為準(zhǔn)循環(huán)LDPC 碼。循環(huán)矩陣的首行是末行循環(huán)右移1位的結(jié)果，其余各行都是其上一行循環(huán)右移1位的 結(jié)果，因此，循環(huán)矩陣完全由其首行來表征。通常，循環(huán)矩陣的首行被稱為它的生成多項(xiàng)式。
[0003] ⑶R是中國(guó)數(shù)字廣播的英文簡(jiǎn)稱，英文全稱是China Digital Radio。⑶R標(biāo)準(zhǔn)采 用了系統(tǒng)形式的QC-LDPC碼，其生成矩陣G的左半部分是一個(gè)單位矩陣，右半部分是由aX c 個(gè)bXb階循環(huán)矩陣&」(0彡i〈a，a彡j〈t，t = a+c)構(gòu)成的陣列，如下所示：
[00041
[0005] 其中，I是bXb階單位矩陣，0是bXb階全零矩陣。G的連續(xù)b行和b列分別被 稱為塊行和塊列。由式（1)可知，G有a塊行和t塊列。令gu是循環(huán)矩陣Gy的生成多項(xiàng) 式。⑶R標(biāo)準(zhǔn)采用了四種不同碼率的QC-LDPC碼。對(duì)于這四種QC-LDPC碼，均有t= 36和 b= 256。圖1給出了不同碼率n下的參數(shù)a和c〇
[0006] 對(duì)于⑶R標(biāo)準(zhǔn)，生成矩陣G對(duì)應(yīng)碼字v= (s，p)，G的前a塊列對(duì)應(yīng)的是信息向量 s= ，…，edD，后c塊列對(duì)應(yīng)的是校驗(yàn)向量p=(屯屯，…，(1。^)。以b比特為一 段，信息向量s被等分為a段，即s= (Sd,Si，…，sj;校驗(yàn)向量p被等分為c段，即p= (p。，Pi，…，P。」。由v=sG可知，第j-a段校驗(yàn)向量滿足
[0007] pj_a=s0G0，j+s1G1，j+…+siGi，j+...+sa_1Ga_1， j (2)
[0008] 其中，0彡i〈a，a彡j〈t，t =a+c。令gf和gf分別是生成多項(xiàng)式gi;j循環(huán)右移 n位和循環(huán)左移n位的結(jié)果，其中，〇<n<b。那么，式（2)等號(hào)右邊的第i項(xiàng)可展開為
[0009]
(3)
[0010] 目前，QC-LDPC串行編碼廣泛采用的是基于c個(gè)I型移位寄存器加累加器（Type-I Shift-Register-Adder-Accumulator,SRAA-I)電路的方案。圖 2 是單個(gè)SRAA-I電路的功 能框圖，信息向量s逐位串行送入該電路。當(dāng)用SRAA-I電路對(duì)校驗(yàn)段Pj_a(a<j〈t)進(jìn)行編 碼時(shí)，生成多項(xiàng)式查找表預(yù)先存儲(chǔ)生成矩陣G的第j塊列的所有生成多項(xiàng)式，累加器被清零 初始化。當(dāng)?shù)讴杺€(gè)時(shí)鐘周期到來時(shí)，移位寄存器從生成多項(xiàng)式查找表加載G的第0塊行、第 j塊列的生成多項(xiàng)式gu.廣g:，信息比特％移入電路，并與移位寄存器的內(nèi)容進(jìn)行標(biāo)量 乘，乘積累加器的內(nèi)容0模2加，和eug$存回累加器。當(dāng)?shù)?個(gè)時(shí)鐘周期到來時(shí)， 移位寄存器循環(huán)右移1位，內(nèi)容變?yōu)間g，信息比特61移入電路，并與移位寄存器的內(nèi)容 進(jìn)行標(biāo)量乘，乘積與累加器的內(nèi)Weug:模2加，和eug: +egj1存回累加器。上述右 移-乘-加-存儲(chǔ)過程繼續(xù)進(jìn)行下去。當(dāng)?shù)赽-1個(gè)時(shí)鐘周期結(jié)束時(shí)，信息比特eb_i已移入電 路，此時(shí)累加器存儲(chǔ)的是部分和，這是信息段S(l對(duì)p&的貢獻(xiàn)。當(dāng)?shù)赽個(gè)時(shí)鐘周期到 來時(shí)，移位寄存器從生成多項(xiàng)式查找表加載G的第1塊行、第j塊列的生成多項(xiàng)式gw=g^， 重復(fù)上述右移-乘-加-存儲(chǔ)過程。當(dāng)信息段81完全移入電路時(shí)，累加器存儲(chǔ)的是部分和ScAu+sAu。重復(fù)上述過程，直到整個(gè)信息向量s全部串行移入電路。此時(shí)，累加器存儲(chǔ)的 是校驗(yàn)段Ph。使用c個(gè)SRAA-I電路能構(gòu)成圖3所示的串行編碼器，它在aXb個(gè)時(shí)鐘周期 內(nèi)同時(shí)求出c個(gè)校驗(yàn)段。該方案需要2XcXb個(gè)寄存器、cXb個(gè)二輸入與門和cXb個(gè)二 輸入異或門，還需要c個(gè)aXb比特ROM存儲(chǔ)循環(huán)矩陣的生成多項(xiàng)式。
[0011] 為兼容四種碼率，⑶R標(biāo)準(zhǔn)中QC-LDPC串行編碼的現(xiàn)有解決方案是基于27個(gè) SRAA-I電路，需要13824個(gè)寄存器、6912個(gè)二輸入與門和6912個(gè)二輸入異或門，還需要3 個(gè)2304比特的ROM分別存儲(chǔ)n= 1/4碼率G的第9~11塊列的循環(huán)矩陣生成多項(xiàng)式，6 個(gè)5376比特的ROM分別存儲(chǔ)n= 1/4和1/3兩種碼率G的第12~17塊列的循環(huán)矩陣生 成多項(xiàng)式，9個(gè)9984比特的ROM分別存儲(chǔ)n= 1/4、1/3和1/2三種碼率G的第18~26塊 列的循環(huán)矩陣生成多項(xiàng)式，9個(gè)16896比特的ROM分別存儲(chǔ)所有碼率生成矩陣G的第27~ 35塊列的循環(huán)矩陣生成多項(xiàng)式。該方案有兩個(gè)缺點(diǎn)：一是移位寄存器在每個(gè)時(shí)鐘周期要么 加載新的生成多項(xiàng)式，要么循環(huán)右移1位，造成單個(gè)寄存器的存儲(chǔ)內(nèi)容不斷變化，進(jìn)而導(dǎo)致 電路的功耗大；二是循環(huán)矩陣的生成多項(xiàng)式分散在多個(gè)ROM中，眾所周知，當(dāng)用FPGA片內(nèi)的 存儲(chǔ)器實(shí)現(xiàn)ROM時(shí)，不可避免地會(huì)造成存儲(chǔ)器的浪費(fèi)，ROM個(gè)數(shù)越多浪費(fèi)越嚴(yán)重，勢(shì)必造成 電路的存儲(chǔ)器大、成本高。

【發(fā)明內(nèi)容】

[0012] CDR系統(tǒng)中多碼率QC-LDPC串行編碼的現(xiàn)有實(shí)現(xiàn)方案存在功耗高、存儲(chǔ)器大、成本 高的缺點(diǎn)，針對(duì)這些技術(shù)問題，本發(fā)明提供了一種基于共享存儲(chǔ)機(jī)制的串行編碼器。
[0013] 如圖5所示，⑶R系統(tǒng)中多碼率QC-LDPC碼的串行編碼器主要由6部分組成：生 成多項(xiàng)式查找表、緩沖器、b位二進(jìn)制乘法器、b位二進(jìn)制加法器、移位寄存器和延時(shí)器。編 碼過程分5步完成：第1步，清零延時(shí)器D和移位寄存器&，&，…，R26，根據(jù)不同的碼率n， 緩沖器h_a在第iXb+j-a個(gè)時(shí)鐘周期到來時(shí)從生成多項(xiàng)式查找表加載生成矩陣G第i塊 行、第j塊列的生成多項(xiàng)式gu，而在其它時(shí)刻保持不變；第2步，當(dāng)?shù)趉個(gè)時(shí)鐘周期到來 時(shí)，延時(shí)器D輸入信息比特ek(0彡k〈aXb)，緩沖器&，…，B26中的生成多項(xiàng)式分別通 過b位二進(jìn)制乘法器M。，]^，…，M26與延時(shí)器D中的數(shù)據(jù)比特D。，Di，…，D26進(jìn)行標(biāo)量乘，b位 二進(jìn)制乘法器凡，]^，…，M26的乘積分別通過b位二進(jìn)制加法器AmAi，…，A26與移位寄存器 R。，&，…，R26的內(nèi)容相加，b位二進(jìn)制加法器A^Ai，…，A26的和被循環(huán)左移1位后的結(jié)果分 別存入移位寄存器R〇,札，…，R26;第3步，以1為步長(zhǎng)遞增改變k的取值，重復(fù)第2步aXb 次，直到整個(gè)信息向量S輸入完畢；第4步，當(dāng)時(shí)鐘周期到來時(shí)，延時(shí)器D輸入填充比特0， 緩沖器，…，B26中的生成多項(xiàng)式分別通過b位二進(jìn)制乘法器Mm]^，…，M26與延時(shí)器D 中的數(shù)據(jù)比特D。，Di，…，D26進(jìn)行標(biāo)量乘，b位二進(jìn)制乘法器M。，Mi，…，M26的乘積分別通過b 位二進(jìn)制加法器A。，Ai，…，A26與移位寄存器R。，札，…，R26的內(nèi)容相加，b位二進(jìn)制加法器 A。，Ai，…，A26的和被循環(huán)左移1位后的結(jié)果分別存入移位寄存器R^札，…，R26;第5步，重復(fù) 第4步27次，直到27個(gè)填充比特0輸入完畢，此時(shí)，移位寄存器&，&，…，R26存儲(chǔ)的分別 是校驗(yàn)段Po,Pi，…，P26,它們構(gòu)成了校驗(yàn)向量P= (Pci，Pi，…，P26)。
[0014] 本發(fā)明提供的串行編碼器結(jié)構(gòu)簡(jiǎn)單，兼容CDR系統(tǒng)中所有碼率的QC-LDPC碼，能 在基本上保持編碼速度和邏輯資源耗費(fèi)不變的條件下，降低功耗，減少存儲(chǔ)器需求，節(jié)約成 本。
[0015] 關(guān)于本發(fā)明的優(yōu)勢(shì)與方法可通過下面的發(fā)明詳述及附圖得到進(jìn)一步的了解。
【附圖說明】
[0016] 圖1匯總了⑶R系統(tǒng)中四種碼率QC-LDPC碼生成矩陣的參數(shù)a和c ;
[0017] 圖2是I型移位寄存器加累加器SRAA-I電路的功能框圖；
[0018] 圖3是由c個(gè)SRAA-I電路構(gòu)成的QC-LDPC串行編碼器；
[0019] 圖4是緩沖器加移位寄存器BASR電路的功能框圖；
[0020] 圖5是由27個(gè)BASR電路構(gòu)成的一種基于共享存儲(chǔ)機(jī)制的QC-LDPC串行編碼器。
【具體實(shí)施方式】
[0021] 下面結(jié)合附圖對(duì)本發(fā)明的較佳實(shí)施例作詳細(xì)闡述，以使本發(fā)明的優(yōu)點(diǎn)和特征能更 易于被本領(lǐng)域技術(shù)人員理解，從而對(duì)本發(fā)明的保護(hù)范圍作出更為清楚明確的界定。
[0022] 既然將循環(huán)矩陣的生成多項(xiàng)式循環(huán)右移n位等價(jià)于將它循環(huán)左移b-n位，即 €r=g!rn>，那么式⑶可改寫為
[0023]
(4)
[0024] 式⑷是一個(gè)乘-加-左移-存儲(chǔ)的過程，其實(shí)現(xiàn)用緩沖器加移位寄存器（Buffer -Adder-Shift-Register，BASR)電路。圖4是BASR電路的功能框圖，信息向量s被逐位串 行送入該電路。當(dāng)用BASR電路對(duì)校驗(yàn)段Pj_a(0 <j〈c)進(jìn)行編碼時(shí)，生成多項(xiàng)式查找表預(yù) 先存儲(chǔ)生成矩陣G的第j塊列的所有生成多項(xiàng)式，移位寄存器被清零初始化。當(dāng)?shù)?個(gè)時(shí) 鐘周期到來時(shí)，緩沖器從生成多項(xiàng)式查找表加載G的第0塊行、第j塊列的生成多項(xiàng)式gaj， 信息比特移入電路，并與緩沖器的內(nèi)容gaj進(jìn)行標(biāo)量乘，乘積e 與移位寄存器的內(nèi)容 0模2加，和e(|g(U循環(huán)左移1位的結(jié)果（0+e 存回移位寄存器。當(dāng)?shù)?個(gè)時(shí)鐘周期 到來時(shí)，緩沖器的內(nèi)容保持不變，信息比特61移入電路，并與緩沖器的內(nèi)容g(U進(jìn)行標(biāo)量乘， 乘積6也」與移位寄存器的內(nèi)容（〇+6成(|，」嚴(yán)1)模 2加，和（0+6通(|，」）1(1)+6而，」循環(huán)左移1位 的結(jié)果（(〇+%&」1(1)+6也/(1)存回移位寄存器。上述乘-加-左移-存儲(chǔ)過程繼續(xù)進(jìn)行 下去。當(dāng)?shù)赽_l個(gè)時(shí)鐘周期結(jié)束時(shí)，信息比特eb_i已移入電路，此時(shí)移位寄存器存儲(chǔ)的是部 分和ScA^，這是信息段S(l對(duì)p的貢獻(xiàn)。當(dāng)?shù)赽個(gè)時(shí)鐘周期到來時(shí)，緩沖器從生成多項(xiàng)式 查找表加載G的第1塊行、第j塊列的生成多項(xiàng)式g1;j，重復(fù)上述乘-加-左移-存儲(chǔ)過程。 當(dāng)信息段81完全移入電路時(shí)，移位寄存器存儲(chǔ)的是部分和sfw+SiGu。重復(fù)上述過程，直 到整個(gè)信息向量S全部串行移入電路。此時(shí)，移位寄存器存儲(chǔ)的是校驗(yàn)段Ph。
[0025] 圖5給出了由27個(gè)BASR電路構(gòu)成的一種基于共享存儲(chǔ)機(jī)制的QC-LDPC串行編 碼器，由生成多項(xiàng)式查找表、緩沖器、b位二進(jìn)制乘法器、b位二進(jìn)制加法器、移位寄存器和 延時(shí)器六種功能模塊組成。生成多項(xiàng)式查找表用于存儲(chǔ)所有循環(huán)矩陣的生成多項(xiàng)式，27 個(gè)BASR電路共享該查找表，分時(shí)從中讀取生成多項(xiàng)式。緩沖器，…，B26分別緩存第 a，a+l，…，t-1塊列中循環(huán)矩陣的生成多項(xiàng)式。緩沖器，…，B26中的生成多項(xiàng)式分別與 延時(shí)器D中的數(shù)據(jù)比特％，Di，…，D26進(jìn)行標(biāo)量乘，這27個(gè)標(biāo)量乘法分別通過b位二進(jìn)制乘法 器，…，M26完成。b位二進(jìn)制乘法器IMi，…，M26的乘積分別與移位寄存器R。，!^，…，R26 的內(nèi)容相加，這27個(gè)模2加法分別通過b位二進(jìn)制加法器A&Ai，…，A26完成。b位二進(jìn)制 加法器A。,Ai，…，A26的和被循環(huán)左移1位后的結(jié)果分別存入移位寄存器Rd，札，