晶振驅(qū)動(dòng)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種晶振驅(qū)動(dòng)電路。
【背景技術(shù)】
[0002]晶振驅(qū)動(dòng)電路在集成電路中被廣泛應(yīng)用，如圖1所不，是現(xiàn)有晶振驅(qū)動(dòng)電路圖；圖1中PMOS管MPl、MP2和MP3互為鏡像組成頂端電流鏡，NMOS管MNl、MN2和MN3互為鏡像組成底端電流鏡，頂端電流鏡和底端電流鏡的PMOS管和NMOS管分別連接形成3條電流路徑，其中NMOS管麗3的源極和地之間連接電阻Rl，匪OS管麗I和麗2的源極接地;NMOS管麗I的漏極和柵極連接匪OS管MN2和MN3的柵極，連接點(diǎn)為節(jié)點(diǎn)NBIAS JMOS管MPl的柵極連接PMOS管MP3的漏極，連接點(diǎn)為節(jié)點(diǎn)PB2 JMOS管MP2的漏極和柵極和PMOS管MP3的柵極連接在一起，連接點(diǎn)為節(jié)點(diǎn)PBIAS。
[0003]由頂端電流鏡和底端電流鏡組成一個(gè)環(huán)路，環(huán)路說(shuō)明如下:如果從節(jié)點(diǎn)PB2處斷開(kāi)，設(shè)PMOS管MPI的柵極為輸入，PMOS管MP3和匪OS管的MN3的漏極為輸出，則路徑:輸入到PMOS管 MPl 到NMOS管 MNl 到 NMOS管 MN3 和電阻 Rl 到輸出(S卩 In_MPl_MNl_(MN3+Rl)_out)形成正反饋，而路徑:輸入到PMOS管MPl到NMOS管MNl到NMOS管MN2到PMOS管MP2到PMOS管MP3到輸出(即In_MPl_MNl_MN2_MP2_MP3_out)形成負(fù)反饋;環(huán)路的總體是正反饋還是負(fù)反饋，由上述兩條路徑?jīng)Q定，環(huán)路要實(shí)現(xiàn)穩(wěn)定輸出，則要求環(huán)路為負(fù)反饋，這需要通過(guò)調(diào)節(jié)匪OS管MNl和NMOS管MN2和NMOS管MN3溝道的寬長(zhǎng)比的比例即1:1:K和電阻Rl的值實(shí)現(xiàn)。
[0004]節(jié)點(diǎn)NBIAS、PBIAS和ΡΒ2都為直流偏置，電源電壓VDDA上電后，由PMOS管PMl和NMOS管麗I組成的電流路徑的電流和由PMOS管PM3和匪OS管麗3組成的電流路徑的電流成比例，而NMOS管MNl的柵源電壓和NMOS管MN3的柵源電壓不相等，利用成比例的電流和柵源電壓差能使由PMOS管PMl和匪OS管麗I組成的電流路徑的電流和電源電壓無(wú)關(guān)，也即形成基準(zhǔn)電流，由于鏡像關(guān)系可知其它兩條電流路徑的電流也和電源電壓無(wú)關(guān)。
[0005]輸出路徑包括PMOS管MP4和NMOS管MN4，PMOS管MP4和PMOS管MP3呈鏡像關(guān)系，匪OS管麗4的漏極連接PMOS管MP4的漏極，NMOS管麗4的源極接地，反饋電阻Rf連接在WOS管MN4的漏極即節(jié)點(diǎn)X2和柵極即節(jié)點(diǎn)Xl之間。晶振連接在NMOS管MN4的漏極和柵極之間。
[0006]現(xiàn)有晶振驅(qū)動(dòng)電路中，為了提高啟動(dòng)速度，需要在PMOS管MP4輸出更大的啟動(dòng)電流，但是啟動(dòng)電流增大后，為啟動(dòng)電流提供鏡像偏置的基準(zhǔn)電流源的各電流路徑中的電流會(huì)增加，這會(huì)增加電路的功耗。

【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種晶振驅(qū)動(dòng)電路，能提高晶振的啟動(dòng)速度，同時(shí)還能降低電路的功耗。
[0008]為解決上述技術(shù)問(wèn)題，本發(fā)明提供的晶振驅(qū)動(dòng)電路包括:第一電流鏡、第二電流鏡和輸出路徑。
[0009]所述第一電流鏡包括互為鏡像的第一PMOS管和第二 PMOS管。
[0010]所述第二電流鏡包括互為鏡像的第一NMOS管和第二 NMOS管。
[0011]所述第一PMOS管的漏極電流和所述第一匪OS管的漏極電流連接形成第一電流路徑。
[0012]所述第二PMOS管的漏極電流和所述第二匪OS管的漏極電流連接形成第二電流路徑。
[0013]所述第一匪OS管的源極接地，所述第二匪OS管的源極和地之間連接有第一電阻，第二電阻連接在所述第一NMOS管的柵極和漏極之間，所述第一匪OS管的漏極和所述第二NMOS管的柵極相連接。
[0014]所述第一電阻使所述第一匪OS管的柵源電壓和所述第二匪OS管的柵源電壓不相等，利用所述第一 NMOS管和所述第二 NMOS管之間的柵源電壓差以及所述第一電流路徑和所述第二電流路徑的電流成比例的關(guān)系使所述第一電流鏡和所述第二電流鏡形成一個(gè)穩(wěn)定的負(fù)反饋環(huán)路并輸出和電源電壓無(wú)關(guān)的基準(zhǔn)電流。
[0015]所述輸出路徑包括第三PMOS管和第三匪OS管，所述第三PMOS管和所述第二 PMOS管呈鏡像關(guān)系。
[0016]所述第三匪OS管的源極接地，所述第三匪OS管的漏極連接所述第三PMOS管的漏極，反饋電阻連接到所述第三NMOS管的漏極和柵極之間，晶振連接于所述第三NMOS管的漏極和柵極之間。
[0017]第一電容連接在所述第一匪OS管的柵極和所述第三WOS管的柵極之間；起振前所述第一匪OS管的柵極為直流偏置;起振后，所述晶振形成的交流信號(hào)通過(guò)所述第一電容后輸入到所述第一 NMOS管的柵極形成交流偏置;利用所述第一 NMOS管在直流偏置時(shí)電流大于在交流偏置時(shí)電流的特征，使得在起振前所述負(fù)反饋環(huán)路輸出的基準(zhǔn)電流大、在起振后所述負(fù)反饋環(huán)路輸出的基準(zhǔn)電流小;在起振前所述負(fù)反饋環(huán)路輸出的較大的基準(zhǔn)電流使所述輸出路徑輸出的啟動(dòng)電流大、從而提高所述晶振的啟動(dòng)速度;在起振后所述負(fù)反饋環(huán)路輸出的基準(zhǔn)電流變小使晶振驅(qū)動(dòng)電路的功耗降低。
[0018]進(jìn)一步的改進(jìn)是，通過(guò)增加所述第三PMOS管的溝道寬度和長(zhǎng)度的比值提高所述啟動(dòng)電流。
[0019]進(jìn)一步的改進(jìn)是，所述第一PMOS管的漏極和所述第一 NMOS管的漏極直接連接形成第一電流路徑。
[0020]進(jìn)一步的改進(jìn)是，所述第二PMOS管的漏極和所述第二 NMOS管的漏極直接連接形成第二電流路徑。
[0021]進(jìn)一步的改進(jìn)是，所述第一 PMOS管的漏極通過(guò)一個(gè)柵極偏置的PMOS管和一個(gè)柵極偏置的NMOS管連接到所述第一 NMOS管的漏極形成第一電流路徑，所述第一電流路徑中所述第一 PMOS管和其連接的柵極偏置的PMOS管形成共源共柵結(jié)構(gòu)、所述第一匪OS管和其連接的柵極偏置的NMOS管形成共源共柵結(jié)構(gòu)。
[0022]進(jìn)一步的改進(jìn)是，所述第二PMOS管的漏極通過(guò)一個(gè)柵極偏置的PMOS管和一個(gè)柵極偏置的NMOS管連接到所述第二 NMOS管的漏極形成第二電流路徑，所述第二電流路徑中所述第二 PMOS管和其連接的柵極偏置的PMOS管形成共源共柵結(jié)構(gòu)、所述第二匪OS管和其連接的柵極偏置的NMOS管形成共源共柵結(jié)構(gòu)。
[0023]進(jìn)一步的改進(jìn)是，所述第一電流鏡中還包括第四PMOS管，所述第四PMOS管和所述第一 PMOS管呈鏡像關(guān)系;所述第二電流鏡中還包括第四匪OS管，所述第四NMOS管和所述第一 NMOS管呈鏡像關(guān)系;所述第四PMOS管的漏極電流和所述第四NMOS管的漏極電流連接形成第三電流路徑。
[0024]進(jìn)一步的改進(jìn)是，所述第四PMOS管的漏極和所述第四NMOS管的漏極直接連接形成第三電流路徑。
[0025]進(jìn)一步的改進(jìn)是，所述第四PMOS管的漏極通過(guò)一個(gè)柵極偏置的PMOS管和一個(gè)柵極偏置的NMOS管連接到所述第四NMOS管的漏極形成第三電流路徑，所述第三電流路徑中所述第四PMOS管和其連接的柵極偏置的PMOS管形成共源共柵結(jié)構(gòu)、所述第四匪OS管和其連接的柵極偏置的NMOS管形成共源共柵結(jié)構(gòu)。
[0026]本發(fā)明通過(guò)將晶振輸出的交流信號(hào)反饋到提供基準(zhǔn)電流源的偏置電路中，在晶振起振前，基準(zhǔn)電流源是直流偏置，直流偏置能夠提供較大的基準(zhǔn)電流從而使得啟動(dòng)電流較大，從而能夠提高晶振的啟動(dòng)速度。而在晶振起振后，基準(zhǔn)電流源的偏置電路利用晶振反饋的交流信號(hào)進(jìn)行偏置，交流信號(hào)偏置后會(huì)使基準(zhǔn)電流源的各路徑的電流降低，從而能降低電路的功耗。由此可知，本發(fā)明巧妙的利用了基準(zhǔn)電流源的直流偏置和交流偏置形成的基準(zhǔn)電流的大小不同以及晶振在起振后能夠輸出交流信號(hào)的特點(diǎn)，利用晶振本身輸出的交流信號(hào)來(lái)降低基準(zhǔn)電流源的電流大小，能夠在起振前提高晶振的啟動(dòng)速度，在起振后能降低電路的功耗。
【附圖說(shuō)明】
[0027]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明:
[0028]圖1是現(xiàn)有晶振驅(qū)動(dòng)電路圖；
[0029]圖2是本發(fā)明實(shí)施例晶振驅(qū)動(dòng)電路圖。
【具體實(shí)施方式】
[0030]如圖2所示，是本發(fā)明實(shí)施例晶振驅(qū)動(dòng)電路圖。本發(fā)明提供的晶振驅(qū)動(dòng)電路包括:第一電流鏡、第二電流鏡和輸出路徑。
[0031 ] 所述第一電流鏡包括互為鏡像的第一 PMOS管MPl和第二 PMOS管MP3。
[0032]所述第二電流鏡包括互為鏡像的第一 NMOS管MNl和第二 NMOS管MN3。
[0033]所述第一 PMOS管MPl的漏極電流和所述第一 NMOS管MNl的漏極電流連接形成第一電流路徑。
[0034]所述第二 PMOS管MP3的漏極電流和所述第二 NMOS管MN3的漏極電流連接形成第二電流路徑。
[0035]所述第一 NMOS管麗I的源極接地GNDA，所述第二NMOS管麗3的源極和地GNDA之間連接有第一電阻Rl，第二電阻Ra連接在所述第一NMOS管MNl的柵極和漏極之間，所述第一NMOS管麗I的漏極和所述第二 NMOS管麗3的柵極相連接。
[0036]所述第一電阻Rl使所述第一匪OS管麗I的柵源電壓和所述第二匪OS管麗3的柵源電壓不相等，利用所述第一 NMOS管和所述第二 NMOS管之間的柵源電壓差以及所述第一電流路徑和所述第二電流路徑的電流成比例的關(guān)系使所述第一電流鏡和所述第二電流鏡形成一個(gè)穩(wěn)定的負(fù)反饋環(huán)路并輸出和電源電壓VDDA無(wú)關(guān)的基準(zhǔn)電流。
[0037]所述輸出路徑包括第三PMOS管MP4和第三NMOS管麗4，