多相位延遲鎖定回路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及一種多相位延遲鎖定回路。
【背景技術(shù)】
[0002] 延遲鎖定回路值elay Lock Loop,化L)，又稱"延遲鎖定環(huán)"，已被廣泛的應(yīng)用于內(nèi) 存、忍片等電子元件，W提供一穩(wěn)定的頻率與相位關(guān)系來進(jìn)行數(shù)據(jù)同步的行為。但是在忍片 內(nèi)部頻率之間的相位關(guān)系會(huì)因?yàn)橹瞥痰淖儺愐矔?huì)不預(yù)期的產(chǎn)生一定的誤差。因此，多相位 的延遲鎖定回路便應(yīng)運(yùn)而生，使用可調(diào)整的相位關(guān)系來克服制程上的變異。然而，隨之而來 的問題便是可調(diào)整的相位之間的分辨率與操作速度上的取舍，若是要使得可調(diào)整的最小單 位越精細(xì)，則需要電壓控制延遲電路的操作速度無限接近制程上的極限。W往的解決方法， 是使用由多相位延遲鎖定回路產(chǎn)生出來的相鄰的兩個(gè)相位，內(nèi)插出中間的另一個(gè)相位，或 是直接使用延遲分解相位。若此種作法在制程的速度不夠快，則會(huì)消耗大量的忍片面積在 相位內(nèi)插電路上，且會(huì)增加耗電量。另外，傳統(tǒng)的相位內(nèi)插電路也會(huì)限制最低的操作速度， 進(jìn)而使得相位的分辨率與操作帶寬形成了強(qiáng)烈的取舍。

【發(fā)明內(nèi)容】

[0003] 為解決W上問題，有必要提供一種可解決上述問題的多相位延遲鎖定回路。
[0004] 本發(fā)明提供的多相位延遲鎖定回路，包括第一延遲鎖定回路、時(shí)脈邊緣合成電路、 第二延遲鎖定回路、復(fù)制延遲電路W及邏輯選擇電路。該第一延遲鎖定回路將外部輸入的 一第一時(shí)脈信號(hào)的第一時(shí)脈周期切分成N個(gè)第一相位延遲單元，得到每個(gè)第一相位延遲單 元為
倍第一時(shí)脈周期的時(shí)間延遲量。該時(shí)脈邊緣合成電路將第一時(shí)脈信號(hào)當(dāng)前時(shí)脈周 期的第一個(gè)相位與下一時(shí)脈周期的第二個(gè)相位之間的信號(hào)合成為一個(gè)具有第二時(shí)脈周期 的第二時(shí)脈信號(hào)，該第二時(shí)脈周期等于所述第一時(shí)脈周期的-
倍。該第二延遲鎖定回路 將該第二時(shí)脈信號(hào)的第二時(shí)脈周期切分為N個(gè)第二相位延遲單元，得到每個(gè)第二延遲單元 為
'倍所述第一時(shí)脈周期的時(shí)間延遲量。該邏輯選擇電路根據(jù)需要的相位延遲時(shí)間，選 擇第一延遲鎖定回路的第一時(shí)間延遲量W及復(fù)制延遲電路的第二時(shí)間延遲量，W控制第一 延遲鎖定回路W及復(fù)制延遲電路先后對(duì)所述第一時(shí)脈信號(hào)進(jìn)行相應(yīng)的相位延遲。該第一延 遲鎖定回路根據(jù)該第一時(shí)間延遲量W第一相位延遲單元對(duì)所述第一時(shí)脈信號(hào)進(jìn)行相應(yīng)的 相位延遲，并將該延遲后的第一時(shí)脈信號(hào)輸出至復(fù)制延遲電路。該復(fù)制延遲電路復(fù)制所述 第二延遲鎖定回路的第二延遲單元，并根據(jù)所述第二時(shí)間延遲量對(duì)第一延遲鎖定回路輸出 的第一時(shí)脈信號(hào)W該第二延遲單元進(jìn)行相應(yīng)的相位延遲并輸出。 陽0化]相較于現(xiàn)有技術(shù)，本發(fā)明多相位延遲鎖定回路可W大幅降低相位延遲單元的數(shù) 量，從而降低制程需求，而不需要大量的面積和功耗就可提供準(zhǔn)確的相位延遲。
【附圖說明】
[0006] 圖1是本發(fā)明實(shí)施例提供的多相位延遲鎖定回路的功能模塊方框圖。
[0007] 圖2是一實(shí)施例中一輸入時(shí)脈信號(hào)的示意圖。
[0008] 圖3是一個(gè)記錄有需要的相位延遲時(shí)間對(duì)應(yīng)圖1中第一延遲鎖定回路W及復(fù)制延 遲電路的相位延遲組合的配置表的示意圖。
[0009] 主要元件符號(hào)說明
[0010]
[0011] 如下【具體實(shí)施方式】將結(jié)合上述附圖進(jìn)一步說明本發(fā)明。
【具體實(shí)施方式】
[0012] 如圖1所示，是本發(fā)明實(shí)施例提供的多相位延遲鎖定回路的功能模塊方框圖。該 多相位延遲鎖定回路100包括第一延遲鎖定回路10、時(shí)脈邊緣合成電路20、第二延遲鎖定 回路30、復(fù)制延遲電路40 W及邏輯選擇電路50。上述第一延遲鎖定回路10、時(shí)脈邊緣合成 電路20、第二延遲鎖定回路30、復(fù)制延遲電路40 W及邏輯選擇電路50相互之間直接或間 接地電性連接，W實(shí)現(xiàn)必要的數(shù)據(jù)交互和傳輸。
[0013] 本實(shí)施例中，所述第一延遲鎖定回路10 W及第二延遲鎖定回路30為兩個(gè)電路結(jié) 構(gòu)和功能均相同的延遲鎖定回路，均用于將外部輸入的時(shí)脈（又稱"時(shí)鐘脈沖"）信號(hào)的時(shí) 脈周期切分成相等的N個(gè)相位延遲單元值elay Cell,DC)，例如切分成8個(gè)相位延遲單元。
[0014] 具體地，在具有一第一時(shí)脈周期T的第一時(shí)脈信號(hào)輸入第一延遲鎖定回路10時(shí)， 該第一延遲鎖定回路10將該第一時(shí)脈信號(hào)的第一時(shí)脈周期T切分成相等的N個(gè)第一相位 延遲單元，得到每個(gè)第一相位延遲單元為
倍第一時(shí)脈周期T的時(shí)間延遲量，然后將該第 一時(shí)脈信號(hào)當(dāng)前時(shí)脈周期的第一個(gè)相位（(|)〇 )與下一時(shí)脈周期的第二個(gè)相位(斬）之間 的信號(hào)輸出至?xí)r脈邊緣合成電路20。
[0015] 所述時(shí)脈邊緣合成電路20將該當(dāng)前時(shí)脈周期的第一個(gè)相位（(Po )與下一時(shí)脈周 期的第二個(gè)相位(取I)之間的信號(hào)合成為一個(gè)具有第二時(shí)脈周期r的第二時(shí)脈信號(hào)，該第 二時(shí)脈周期r等于所述第一時(shí)脈周期T的
倍。該時(shí)脈邊緣合成電路20將該第二時(shí) 脈信號(hào)輸出至所述第二延遲鎖定回路30。
[0016] 所述第二延遲鎖定回路30將該第二時(shí)脈信號(hào)的第二時(shí)脈周期r切分為N個(gè)第二 相位延遲單元，得到每個(gè)第二延遲單元為
-倍所述第一時(shí)脈周期T的時(shí)間延遲量，并提 供一控制電壓至所述復(fù)制延遲電路40, W驅(qū)動(dòng)該復(fù)制延遲電路40。
[0017] 所述邏輯選擇電路50用于根據(jù)需要的相位延遲時(shí)間，選擇第一延遲鎖定回路10 的第一時(shí)間延遲量W及復(fù)制延遲電路40的第二時(shí)間延遲量，W控制第一延遲鎖定回路10 W及復(fù)制延遲電路40先后對(duì)所述第一時(shí)脈信號(hào)進(jìn)行相應(yīng)的相位延遲。本實(shí)施例中，該邏輯 選擇電路50可W是一個(gè)多輸入多輸出的解碼器（decoder)。例如，該邏輯選擇電路50可W 是將一個(gè)五位化it)輸入轉(zhuǎn)換為32 (25)路選擇輸出的解碼器。所述需要的相位延遲時(shí)間 由用戶預(yù)先確定。
[0018] 所述第一延遲鎖定回路30根據(jù)所述第一時(shí)間延遲量W第一相位延遲單元對(duì)所述 第一時(shí)脈信號(hào)進(jìn)行相應(yīng)的相位延遲，并將該延遲后的第一時(shí)脈信號(hào)輸出至復(fù)制延遲電路 40 O
[0019] 所述復(fù)制延遲電路40復(fù)制所述第二延遲鎖定回路30的第二延遲單元，并根據(jù)所 述第二時(shí)間延遲量對(duì)第一延遲鎖定回路30輸出的第一時(shí)脈信號(hào)W該第二延遲單元進(jìn)行相 應(yīng)的相位延遲并輸出。
[0020] 本實(shí)施例中，所述N為大于3的整數(shù)，優(yōu)選地，N等于8。下面W N等于8為例對(duì)本 發(fā)明的相位延遲電路100的工作原理做說明。
[002U 如圖2所示，首先，第一時(shí)脈信號(hào)（圖中WREF-化K表示）輸入第一延遲鎖定回路 10 (圖2中W化Ll表示）時(shí)，該第一延遲鎖定回路10將第一時(shí)脈信號(hào)的第一時(shí)脈周期T 切分為八個(gè)相位延遲單元，得到每個(gè)相位延遲單元為八分之一時(shí)脈周期燈/8)的時(shí)間延遲 量，然后將該第一時(shí)脈信號(hào)當(dāng)前時(shí)脈周期的第一個(gè)輸出相位（物）與下一時(shí)脈周期的第二 個(gè)輸出相位（巧1)輸出至?xí)r脈邊緣合成電路20。該時(shí)脈邊緣合成電路20將該當(dāng)前時(shí)脈周 期的第一個(gè)相位(抑)）與下一時(shí)脈周期的第二個(gè)相位（巧1)之間的信號(hào)合成為一具有第 二時(shí)脈周期r的第二時(shí)脈信號(hào)。該第二時(shí)脈周期r等于所述第一時(shí)脈周期T的八分之九 倍。該第二延遲鎖定回路30 (圖2中W化L2表示）將該第二時(shí)脈信號(hào)的第二時(shí)脈周期r 進(jìn)一步切分為八個(gè)相位延遲單元，得到每個(gè)相位延遲單元為六十四分之九的時(shí)間延遲量。
[0022] 進(jìn)一步，所述邏輯選擇電路50可根據(jù)第一時(shí)脈信號(hào)需要的相位延遲時(shí)間選擇第 一延遲鎖定回路1