鎖存器和分頻器的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體技術領域，特別是涉及一種鎖存器和分頻器。
【背景技術】
[0002]隨著通信技術的發(fā)展，基于razavi結構鎖存器實現(xiàn)的高速分頻器，由于其具有速度快和帶寬寬的優(yōu)點，得到了廣泛的應用。
[0003]二分頻的高速分頻器電路由兩級鎖存器構成，其中任一鎖存器均為另一鎖存器的后級單元。
[0004]但是，現(xiàn)有技術中的高速二分頻器電路的鎖存器在控制端輸入的控制信號為低電平時，不論是在靜態(tài)工作條件下，還是在動態(tài)工作條件下，均存在著電源到地線之間的電流通路。由上可知，現(xiàn)有技術中應用于高速分頻器電路的鎖存器存在著功耗較大的問題。

【發(fā)明內容】

[0005]本發(fā)明實施例解決的是如何降低高速二分頻器電路的鎖存器在靜態(tài)和動態(tài)工作條件下的功耗。
[0006]為解決上述問題，本發(fā)明實施例提供了一種鎖存器，所述鎖存器包括:
[0007]包括耦接于電源和地線之間的第一邏輯單元、與所述第一邏輯單元結構對稱的第二邏輯單元，以及輸入前饋控制單元，其中:
[0008]所述第一邏輯單元具有第一控制端、第一輸入端和第一輸出端；所述第二邏輯單元具有第二控制端、第二輸入端和第二輸出端；
[0009]所述輸入前饋控制單元，適于根據(jù)輸入所述第一輸入端和第二輸入端的輸入信號，控制所述第一邏輯單元或者所述第二邏輯單元中電流通路的關閉。
[0010]可選地，所述輸入前饋控制單元包括第一控制子單元、第二控制子單元、第三控制子單元和第四控制子單元中至少一種，其中:
[0011]所述第一控制子單元，適于當所述第一輸入端和所述第二輸入端輸入的信號分別為高電平和低電平時，關閉所述第一邏輯單元中的電流通路；
[0012]所述第二控制子單元，適于當所述第一輸入端和所述第二輸入端輸入的信號分別為高電平和低電平時，關閉所述第二邏輯單元中的電流通路；
[0013]所述第三控制子單元，適于當所述第一輸入端和所述第二輸入端輸入的信號分別為低電平和高電平時，關閉所述第一邏輯單元中的電流通路；
[0014]所述第四控制子單元，適于當所述第一輸入端和所述第二輸入端輸入的信號分別為低電平和高電平時，關閉所述第二邏輯單元中的電流通路。
[0015]可選地，所述第一邏輯單元包括第一晶體管、第三晶體管和第五晶體管；所述第二邏輯單元包括第二晶體管、第四晶體管和第六晶體管；其中:
[0016]所述第一晶體管和所述第二晶體管的源端分別與電源耦接，所述第一晶體管和所述第二晶體管的柵端分別與所述第一控制端和所述第二控制端耦接，所述第一晶體管的漏端分別與所述第三晶體管和所述第五晶體管的漏端，以及所述第一輸出端和所述第四晶體管的柵端耦接，所述第二晶體管的漏端分別與所述第四晶體管和所述第六晶體管的漏端，以及所述第二輸出端和所述第三晶體管的柵端耦接，所述第三晶體管、所述第四晶體管、第五晶體管和所述第六晶體管的源端與地線耦接。
[0017]可選地，所述第一控制子單元包括第七晶體管，所述第七晶體管為PMOS管，其中:
[0018]所述第七晶體管的源端與所述第一晶體管的漏端耦接，柵端與所述第一輸入端耦接，漏端與所述第三晶體管和所述第五晶體管的漏端、所述第四晶體管的柵端和所述第一輸出禹接。
[0019]可選地，所述第一控制子單元還包括第八晶體管，所述第八晶體管均為PMOS管，其中:
[0020]所述第八晶體管的源端與所述第二晶體管的漏端耦接，柵端與所述第二輸入端耦接，漏端與所述第四晶體管和所述第六晶體管的漏端、所述第三晶體管的柵端和所述第二輸出禹接。
[0021]可選地，所述第七晶體管和所述第八晶體管的源端耦接在一起。
[0022]可選地，所述第一控制子單元包括第七晶體管，所述第七晶體管為PMOS管，其中:
[0023]所述第七晶體管的源端與所述電源耦接，柵端與所述第一輸入端耦接，漏端與所述第一晶體管的源端耦接。
[0024]可選地，所述第一控制子單元還包括第八晶體管，所述第八晶體管均為PMOS管，其中:
[0025]所述第八晶體管的源端與所述電源耦接，柵端與所述第二輸入端耦接，漏端與所述第二晶體管的源端耦接。
[0026]可選地，所述第二控制子單元包括第九晶體管，所述第九晶體管為NMOS管，其中:
[0027]所述第九晶體管的漏端與所述第二晶體管的漏端耦接，柵端與所述第一輸入端耦接，源端與所述第四晶體管和所述第六晶體管的漏端、所述第三晶體管的柵端和所述第二輸出禹接。
[0028]可選地，所述第二控制子單元還包括第十晶體管，所述第十晶體管為NMOS管，其中:
[0029]所述第十晶體管的漏端與所述第一晶體管的漏端耦接，柵端與所述第二輸入端耦接，源端與所述第三晶體管和所述第五晶體管的漏端、所述第四晶體管的柵端和所述第二輸出禹接。
[0030]可選地，所述第九晶體管和所述第十晶體管的漏端耦接在一起。
[0031]可選地，所述第二控制子單元還包括第九晶體管，所述第九晶體管為NMOS管，其中:
[0032]所述第九晶體管的漏端與所述電源耦接，柵端與所述第一輸入端耦接，源端與所述第二晶體管的源端耦接。
[0033]可選地，所述第二控制子單元還包括第十晶體管，所述第十晶體管為NMOS管，其中:
[0034]所述第十晶體管的漏端與所述電源耦接，柵端與所述第二輸入端耦接，源端與所述第一晶體管的源端耦接。
[0035]可選地，所述第三控制子單元包括第十一晶體管，所述第十一晶體管為NMOS管，其中:
[0036]所述第十一晶體管的源端與所述第一晶體管的漏端耦接，柵端與所述第二輸入端耦接，漏端與所述第三晶體管和所述第五晶體管的漏端、所述第四晶體管的柵端和所述第一輸出?而親接。
[0037]可選地，所述第三控制子單元還包括第十二晶體管，所述第十二晶體管為NMOS管，其中:
[0038]所述第十二晶體管的源端與所述第二晶體管的漏端耦接，柵端與所述第二輸入端耦接，漏端與所述第四晶體管和所述第六晶體管的漏端、所述第三晶體管的柵端和所述第一.輸出〗而親接。
[0039]可選地，所述第十一晶體管和所述第十二晶體管的漏端耦接在一起。
[0040]可選地，所述第三控制子單元包括第十一晶體管，所述第十一晶體管為NMOS管，其中:
[0041]所述第十一晶體管的漏端與所述電源耦接，柵端與所述第二輸入端耦接，源端與所述第一晶體管的源端耦接。
[0042]可選地，所述第三控制子單元還包括第十二晶體管，所述第十二晶體管為NMOS管，其中:
[0043]所述第十二晶體管的漏端與所述電源耦接，柵端與所述第二輸入端耦接，源端與所述第一晶體管的源端耦接。
[0044]可選地，所述第四控制子單元包括第十三晶體管，所述第十三晶體管為PMOS管，其中:
[0045]所述第十三晶體管的源端與所述第二晶體管的漏端耦接，柵端與所述第二輸入端耦接，漏端與所述第四晶體管和所述第六晶體管的漏端、所述第三晶體管的柵端和所述第一.輸出〗而親接。
[0046]可選地，所述第四控制子單元還包括第十四晶體管，所述第十四晶體管為PMOS管，其中:
[0047]所述第十四晶體管的源端與所述第一晶體管的漏端耦接，柵端與所述第一輸入端耦接，漏端與所述第三晶體管和所述第五晶體管的漏端、所述第四晶體管的柵端和所述第一輸出端耦接。
[0048]可選地，所述第十三晶體管與所述第十四晶體管的源端耦接在一起。
[0049]可選地，所述第四控制子單元包括第十三晶體管，所述第十三晶體管為PMOS管，其中:
[0050]所述第十三晶體管源端與所述電源耦接，柵端與所述第二輸入端耦接，漏端與所述第二晶體管的源端耦接。
[0051]可選地，所述第四控制子單元包括第十四晶體管，所述第十四晶體管為PMOS管，其中:
[0052]所述第十四晶體管源端與所述電源耦接，柵端與所述第一輸入端耦接，漏端與所述第一晶體管的源端耦接。
[0053]本發(fā)明實施例還提供了一種分頻器，所述分頻器包括至少兩個上述的鎖存器，其中，所述兩個鎖存器中任一鎖存器的第一輸入端和第二輸入端分別與另一鎖存器的第一輸出?而和弟—■輸出?而f禹接。
[0054]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下的優(yōu)點:
[0055]由于采用輸入前饋控制單元根據(jù)第一輸入端和第二輸入端輸入的差分信號控制耦接在電源的地線之間的電流通路的關閉，因此，可以消除鎖存器在靜態(tài)工作條件下的功耗，并同時降低動態(tài)工作條件下的動態(tài)功耗。
【附圖說明】
[0056]圖1是現(xiàn)有技術中的一種分頻器的結構示意圖；
[0057]圖2是圖1所示的分頻器中的一種鎖存器的結構示意圖；
[0058]圖3是本發(fā)明實施例中的一種鎖存器的框架結構示意圖；
[0059]圖4是本發(fā)明實施例中的一種輸入前饋控制單元的結構示意圖；
[0060]圖5是本發(fā)明實施例中的一種鎖存器的電路結構示意圖；
[0061]圖6是本發(fā)明實施例中的又一種鎖存器的電路結構示意圖；
[0062]圖7是本發(fā)明實施例中的又一種鎖存器的電路結構示意圖；
[0063]圖8是本發(fā)明實施例中的又一種鎖存器的電路結構示意圖；
[0064]圖9是本發(fā)明實施例中的又一種鎖存器的電路結構示意圖；
[0065]圖10是本發(fā)明實施例中的又一種鎖存器的電路結構示意圖；
[0066]圖11是本發(fā)明實施例中的又一種鎖存器的電路結構示意圖；
[0067]圖12是本發(fā)明