一種防止錯鎖的延遲鎖相環(huán)的制作方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于鎖相環(huán)技術(shù)領(lǐng)域，特別涉及一種防止錯鎖的延遲鎖相環(huán)。
【【背景技術(shù)】】
[0002]請參閱圖1至圖2所示，延遲鎖相環(huán)(Delay-Locked Loop，DLL)的工作原理:
[0003]輸入時鐘進入DLL延遲鏈，經(jīng)過延遲后產(chǎn)生輸出時鐘，輸出時鐘經(jīng)過反饋電路后產(chǎn)生反饋時鐘，輸入時鐘與反饋時鐘在DLL鑒相器進行相位比較后輸出UP或DN的信號到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時鐘與反饋時鐘的相位對齊。輸入時鐘采樣到反饋時鐘的高電平時，UP = LDN = O ;輸入時鐘采樣到反饋時鐘的低電平時，DN = 1，UP = Oo
[0004]DLL邏輯控制電路的有限狀態(tài)機(FSM)開始檢測DLL鑒相器輸出的UP信號是否為0，如果UP = O ;請參閱圖2所示，有限狀態(tài)機的狀態(tài)O:
[0005]UP = O ；
[0006]tdO = tdllmin+tfb ；
[0007]強制增加tdll;
[0008]狀態(tài)機繼續(xù)檢測UP ；
[0009]其中，tdO為輸入時鐘和反饋時鐘的初始相位差；dllmin為初始時刻dll延遲鏈的延遲時間；tfb為反饋電路的延遲時間；tdll為dll延遲鏈的延遲時間。
[0010]DLL邏輯控制電路的有限狀態(tài)機(FSM)繼續(xù)檢測DLL鑒相器輸出的UP信號，如果UP = I ;請參閱圖3所示，有限狀態(tài)機從狀態(tài)O進入狀態(tài)1:
[0011]tdl = tdll+tfb ；
[0012]強制增加tdll;
[0013]狀態(tài)機檢測DN;
[0014]其中，tdl為有限狀態(tài)機處于狀態(tài)I時輸入時鐘和反饋時鐘的相位差。
[0015]DLL邏輯控制電路的有限狀態(tài)機(FSM)檢測DLL鑒相器輸出的DN信號，如果DN =I ;請參閱圖4所示，有限狀態(tài)機從狀態(tài)I進入狀態(tài)2:
[0016]td2 = tdll+tfb = TCK ；
[0017]DLL鎖定。在狀態(tài)2，如果DN= I，減少tdll ;如果UP= I，增加tdll ;以此來保證反饋時鐘的上升沿和輸入時鐘的上升沿一直是對齊的。
[0018]其中，td2為有限狀態(tài)機處于狀態(tài)2時輸入時鐘和反饋時鐘的相位差；TCK為時鐘周期；
[0019]然而現(xiàn)有DLL鎖定方法存在的問題:
[0020]由狀態(tài)I跳變到狀態(tài)2的條件是UP = I跳變到DN = 1，即輸入時鐘從采樣反饋時鐘的高電平變到采樣反饋時鐘的低電平。如果輸入時鐘的上升沿或者反饋時鐘的下降沿有抖動，如圖5所示，UP出現(xiàn)了錯誤的由I跳變到O，DN由O跳變到I，狀態(tài)機也會錯誤的由狀態(tài)I跳變到狀態(tài)2，那么就是輸入時鐘的上升沿和反饋時鐘的下降沿對齊，而DLL的目標是輸入時鐘的上升沿和反饋時鐘的上升沿對齊。
【【實用新型內(nèi)容】】
[0021]本實用新型的目的在于提供一種防止錯鎖的延遲鎖相環(huán)，以防止延遲鎖相環(huán)鎖錯O
[0022]為了實現(xiàn)上述目的，本實用新型采用如下技術(shù)方案:
[0023]一種防止錯鎖的延遲鎖相環(huán)，包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器；輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。
[0024]優(yōu)選的，固定延遲單元用于對輸入的反饋時鐘進行固定延遲后產(chǎn)生反饋時鐘_1。
[0025]優(yōu)選的，固定延遲單元為可調(diào)式延遲單元。
[0026]優(yōu)選的，第二鑒相器用于比較輸入時鐘與反饋時鐘_1之間的相位。
[0027]優(yōu)選的，輸入時鐘同時對反饋時鐘和反饋時鐘_1采樣，對反饋時鐘采樣后第一鑒相器輸出UP和DN，對反饋時鐘_1采樣后第二鑒相器輸出UP_1和DN_1:輸入時鐘采樣到反饋時鐘的高電平時，UP = 1，DN = O ;輸入時鐘采樣到反饋時鐘的低電平時，DN= I, UP =O ;輸入時鐘采樣到反饋時鐘_1的高電平時，UP_1 = 1，DN_1 = O ;輸入時鐘采樣到反饋時鐘_1的低電平時，DN_1 = 1，UP_1 = O。
[0028]相對于現(xiàn)有技術(shù)，本實用新型具有有益效果:
[0029]本實用新型一種防止錯鎖的延遲鎖相環(huán)，通過增加固定延遲單元，在狀態(tài)I強制增加tdll但檢測dn_l，當輸入時鐘的上升沿和反饋時鐘的下降沿相遇時，輸入時鐘的上升沿離反饋時鐘_1的低電平至少有δ的距離，不會出現(xiàn)錯誤的dn_l = I ;只有當tdll強制增加，直到輸入時鐘的上升沿和反饋時鐘_1的上升沿相遇，才可能出現(xiàn)dn_l = I,即狀態(tài)機由狀態(tài)I進入狀態(tài)2 ;本實用新型能有有效的防止輸入時鐘錯誤的鎖定在反饋時鐘的下降沿。
【【附圖說明】】
[0030]圖1為現(xiàn)有DLL電路結(jié)構(gòu)的示意圖；
[0031]圖2為現(xiàn)有DLL電路結(jié)構(gòu)的有限狀態(tài)機的狀態(tài)O的示意圖；
[0032]圖3為現(xiàn)有DLL電路結(jié)構(gòu)的有限狀態(tài)機的狀態(tài)I的示意圖；
[0033]圖4為現(xiàn)有DLL電路結(jié)構(gòu)的有限狀態(tài)機的狀態(tài)2的不意圖；
[0034]圖5為Up錯誤的由I跳變到O的不意圖；
[0035]圖6為本實用新型一種防止錯鎖的延遲鎖相環(huán)的示意圖；
[0036]圖7為本實用新型的有限狀態(tài)機的狀態(tài)O的示意圖；
[0037]圖8為本實用新型的有限狀態(tài)機的狀態(tài)I的示意圖；
[0038]圖9為本實用新型的有限狀態(tài)機的狀態(tài)2的示意圖；
[0039]圖10為本實用新型的有限狀態(tài)機的狀態(tài)3的示意圖。【【具體實施方式】】
[0040]請參閱圖6所示，本實用新型一種防止錯鎖的延遲鎖相環(huán)，包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器。
[0041]輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。固定延遲單元用于對輸入的反饋時鐘進行固定延遲后產(chǎn)生反饋時鐘_1，反饋時鐘和反饋時鐘_1之間的延遲是δ。固定延遲單元為可調(diào)式延遲單元。第二鑒相器用于比較輸入時鐘與反饋時鐘_1之間的相位。
[0042]本實用新型一種防止錯鎖的延遲鎖相方法，包括:
[0043]反饋時鐘經(jīng)過固定延時單元延遲后產(chǎn)生反饋時鐘_1，反饋時鐘和反饋時鐘_1之間的延遲是S。輸入時鐘同時對反饋時鐘和反饋時鐘_1采樣，對反饋時鐘采樣后第一鑒相器輸出UP和DN，對反饋時鐘_1采樣后第二鑒相器輸出UP_1和DN_1:輸入時鐘采樣到反饋時鐘的高電平時，UP= LDN = O ;輸入時鐘采樣到反饋時鐘的低電平時，DN= LUP = O;輸入時鐘采樣到反饋時鐘_1的高電平時，UP_1 = 1，DN_1 = O ;輸入時鐘采樣到反饋時鐘_1 的低電平時，DN_1 = 1，UP_1 = O。
[0044]請參閱圖7所示，邏輯控制電路的有限狀態(tài)機(FSM)開始檢測第一鑒相器輸出的UP信號是否為0，如果UP = O ;有限狀態(tài)機的狀態(tài)O:
[0045]UP = O ；
[0046]tdO = tdllmin+tfb ；
[0047]強制增加tdll;
[0048]邏輯控制電路的有限狀態(tài)機(FSM)繼續(xù)檢測第一鑒相器輸出的UP信號，如果UP=I ;有限狀態(tài)機從狀態(tài)O進入狀態(tài)I (請參閱圖8所示):
[0049]Tdl = tdll+tfb ；
[0050]強制增加tdll;
[0051]邏輯控制電路的有限狀態(tài)機(FSM)接著檢測第二鑒相器輸出的DN_1信號，如果DN_1 = I，有限狀態(tài)機從狀態(tài)I進入狀態(tài)2 (請參閱圖9所示):
[0052]Td2 = tdll+tfb ；
[0053]DLL處于即將鎖定狀態(tài)；
[0054]邏輯控制電路的有限狀態(tài)機(FSM)接著檢測第一鑒相器輸出的UP信號和DN信號:
[0055]如果UP = I，增加 tdl I ；
[0056]如果DN = I，有限狀態(tài)機從狀態(tài)2進入狀態(tài)3 (請參閱圖10所示):
[0057]td3 = tdll+tfb = tck ;DLL鎖定。之后邏輯控制電路的有限狀態(tài)機(FSM)繼續(xù)檢測第一鑒相器輸出的up信號和dn信號:如果up = 1，增加tdll ;如果dn = 1，減少tdll,以保證輸入時鐘的上升沿和反饋時鐘的上升沿始終對齊。其中，td3為有限狀態(tài)機處于狀態(tài)3時輸入時鐘和反饋時鐘的相位差。
[0058]本實用新型防止錯誤鎖定的DLL增加了一個狀態(tài)。以前的DLL在狀態(tài)I強制增加tdll并檢測dn，如果dn = 1，則狀態(tài)機從狀態(tài)I跳變到狀態(tài)2。從圖5可以看到，當輸入時鐘的上升沿和反饋時鐘的下降沿相遇時，由于抖動的存在，很容易出現(xiàn)錯誤的up和dn，從而導(dǎo)致DLL錯誤的鎖定在反饋時鐘的下降沿。新的防止錯誤鎖定的DLL在狀態(tài)I強制增加tdll但檢測dn_l，從圖7可以看出，當輸入時鐘的上升沿和反饋時鐘的下降沿相遇時，輸入時鐘的上升沿離反饋時鐘_1的低電平至少有δ的距離，不會出現(xiàn)錯誤的dn_l = I。只有當tdll強制增加，直到輸入時鐘的上升沿和反饋時鐘_1的上升沿相遇，才可能出現(xiàn)dn_l=I,即狀態(tài)機由狀態(tài)I進入狀態(tài)2。
【主權(quán)項】
1.一種防止錯鎖的延遲鎖相環(huán)，其特征在于，包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器；輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。
2.根據(jù)權(quán)利要求1所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，固定延遲單元用于對輸入的反饋時鐘進行固定延遲后產(chǎn)生反饋時鐘_1。
3.根據(jù)權(quán)利要求2所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，固定延遲單元為可調(diào)式延遲單元。
4.根據(jù)權(quán)利要求2所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，第二鑒相器用于比較輸入時鐘與反饋時鐘_1之間的相位。
【專利摘要】本實用新型公開一種防止錯鎖的延遲鎖相環(huán)，延遲鎖相環(huán)包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器；輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。本實用新型能有效的防止輸入時鐘錯誤的鎖定在反饋時鐘的下降沿。
【IPC分類】H03L7-085
【公開號】CN204481793
【申請?zhí)枴緾N201520172883
【發(fā)明人】劉成, 郭曉鋒
【申請人】西安華芯半導(dǎo)體有限公司
【公開日】2015年7月15日
【申請日】2015年3月25日