一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于雷達(dá)技術(shù)領(lǐng)域，尤其涉及一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)。
【背景技術(shù)】
[0002]多普勒雷達(dá)是一種利用多普勒效應(yīng)來探測(cè)運(yùn)動(dòng)目標(biāo)的位置和相對(duì)運(yùn)動(dòng)速度的雷達(dá)；雷達(dá)發(fā)射線性掃頻連續(xù)波，遇到目標(biāo)后會(huì)反射回波，接收機(jī)利用本振信號(hào)對(duì)回波去掃頻，再進(jìn)行兩次傅里葉變換提取相位信息，該信息反映了目標(biāo)的速度信息，因此對(duì)系統(tǒng)的相位穩(wěn)定度要求很高，如果系統(tǒng)本身相位在偏移，則會(huì)錯(cuò)誤的反映到目標(biāo)的速度信息上。
[0003]傳統(tǒng)的接收機(jī)時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)時(shí)并沒有采用統(tǒng)一的高質(zhì)量時(shí)鐘源，而是數(shù)字信號(hào)源參考時(shí)鐘和數(shù)字本振參考時(shí)鐘采用兩個(gè)獨(dú)立的時(shí)鐘源，這樣這兩個(gè)模塊輸入獨(dú)立的時(shí)鐘源，無法控制兩者的相位差，從而導(dǎo)致系統(tǒng)的相位穩(wěn)定度很差。

【發(fā)明內(nèi)容】

[0004]針對(duì)【背景技術(shù)】存在的問題，本實(shí)用新型提供一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)。本實(shí)用新型將整個(gè)系統(tǒng)的參考時(shí)鐘全部來源于同一塊高穩(wěn)定度溫補(bǔ)晶振，利用數(shù)字鎖相環(huán)來產(chǎn)生各個(gè)模塊所需頻率，這樣即使各個(gè)模塊參考時(shí)鐘之間存在相位差，但是相差是固定的且可以使用軟件補(bǔ)償，這樣大大改善了系統(tǒng)的相位穩(wěn)定度。整個(gè)時(shí)鐘網(wǎng)絡(luò)簡(jiǎn)單明了，易于實(shí)現(xiàn)。
[0005]本實(shí)用新型的技術(shù)方案如下:
[0006]一種超尚頻雷達(dá)系統(tǒng)尚穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，包括尚穩(wěn)定溫補(bǔ)晶振、數(shù)字鎖相環(huán)DSPLL模塊、低抖動(dòng)時(shí)鐘扇出模塊、普通晶振、FPGA和USB模塊；高穩(wěn)定溫補(bǔ)晶振、數(shù)字鎖相環(huán)DSPLL模塊、低抖動(dòng)時(shí)鐘扇出模塊依次連接，普通晶振與FPGA連接；FPGA與數(shù)字鎖相環(huán)DSPLL模塊連接；USB模塊和FPGA相連；
[0007]高穩(wěn)定溫補(bǔ)晶振產(chǎn)生低抖動(dòng)10MHz時(shí)鐘源作為數(shù)字鎖相環(huán)DSPLL模塊的參考時(shí)鐘，數(shù)字鎖相環(huán)DSPLL模塊倍頻產(chǎn)生983.04MHz和81.92Mhz兩路時(shí)鐘，983.04MHz時(shí)鐘直接輸出，81.92Mhz時(shí)鐘經(jīng)過低抖動(dòng)時(shí)鐘扇出模塊后得到9路同頻同相時(shí)鐘，其中8路直接輸出，另外一路作為FPGA系統(tǒng)時(shí)鐘；普通50Mhz晶振作為FPGA的另一個(gè)時(shí)鐘源，同時(shí)利用FPGA內(nèi)部PLL生成10MHz時(shí)鐘輸出作為USB模塊參考時(shí)鐘，內(nèi)部PLL的參考時(shí)鐘來源于普通50Mhz晶振。
[0008]所述溫補(bǔ)晶振頻率穩(wěn)定度應(yīng)小于lOppm，相位噪聲盡可能低。
[0009]所述數(shù)字鎖相環(huán)DSPLL模塊使用SILICON LABS公司的一款型號(hào)為SI5324的數(shù)字鎖相環(huán)芯片。
[0010]所述低抖動(dòng)時(shí)鐘扇出模塊使用TI公司的一款型號(hào)為cdclvdl216芯片。
[0011]所述FPGA選用ALTERA公司CYCLONE V系列，且在其內(nèi)部生成N10S II嵌入式處理器用于初始化DSPLL模塊。
[0012]與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下優(yōu)點(diǎn)和有益效果:
[0013]1、本實(shí)用新型電路結(jié)構(gòu)簡(jiǎn)單、系統(tǒng)清晰明了，時(shí)鐘頻率穩(wěn)定度高、相位噪聲低、系統(tǒng)相位穩(wěn)定度高；
[0014]2、本實(shí)用新型中的數(shù)字鎖相環(huán)是通過FPGA配置的，從而可以靈活改變參數(shù)以輸出各種頻率的時(shí)鐘用于工作在不同波段的雷達(dá)，可移植性高。
【附圖說明】
[0015]圖1為本實(shí)用新型的結(jié)構(gòu)示意圖。
[0016]圖2為數(shù)字鎖相環(huán)的電路圖。
[0017]圖3為本實(shí)用新型應(yīng)用在超高頻雷達(dá)中現(xiàn)場(chǎng)試驗(yàn)得到的多普勒譜圖。
[0018]圖4為本實(shí)用新型應(yīng)用在超高頻雷達(dá)中現(xiàn)場(chǎng)試驗(yàn)得到的DR圖。
【具體實(shí)施方式】
[0019]下面結(jié)合附圖和實(shí)施例詳細(xì)說明:
[0020]如圖1所示本實(shí)用新型包括高穩(wěn)定溫補(bǔ)晶振、數(shù)字鎖相環(huán)DSPLL模塊、低抖動(dòng)時(shí)鐘扇出模塊、普通晶振、FPGA ;其中溫補(bǔ)晶振產(chǎn)生低抖動(dòng)10MHz時(shí)鐘源作為DSPLL的參考時(shí)鐘，DSPLL倍頻產(chǎn)生983.04MHz和81.92Mhz兩路時(shí)鐘，983.04Mhz時(shí)鐘直接作為數(shù)字信號(hào)源的參考時(shí)鐘，81.92Mhz時(shí)鐘經(jīng)過時(shí)鐘扇出模塊后得到9路同頻同相時(shí)鐘分別作為8路模數(shù)轉(zhuǎn)換模塊和FPGA系統(tǒng)時(shí)鐘；另外，一個(gè)普通50Mhz晶振作為FPGA的另一個(gè)時(shí)鐘源，同時(shí)利用FPGA內(nèi)部PLL生成10MHz時(shí)鐘輸出作為USB模塊參考時(shí)鐘，內(nèi)部PLL的參考時(shí)鐘來源于普通50Mhz晶振。
[0021]FPGA選用ALTERA公司的CYCLONE V系列，在FPGA中生成N10S II嵌入式處理器，N10S II可以對(duì)數(shù)字鎖相環(huán)配置初始化參數(shù)；由于在數(shù)字鎖相環(huán)未初始化之前是沒有時(shí)鐘輸出的，因此需要單獨(dú)使用一個(gè)普通晶振作為N10S II的參考時(shí)鐘。上位機(jī)可以通過USB模塊與N10S II通信，從而可以靈活改變鎖相環(huán)配置參數(shù)。
[0022]數(shù)字鎖相環(huán)選用SILICON LABS公司的SI5324，其核心電路圖如圖二所示；時(shí)鐘扇出芯片選用TI公司的cdclvdl216，時(shí)鐘信號(hào)走線均使用LVPECL差分格式，對(duì)于單端的時(shí)鐘，則使用變壓器轉(zhuǎn)換為差分后傳輸；PCB上的差分走線采用微帶線，特性阻抗設(shè)計(jì)為100歐姆，為了防止反射，對(duì)差分線端接100歐姆電阻。
[0023]USB模塊本來是為雷達(dá)系統(tǒng)與上位機(jī)之間的數(shù)據(jù)傳輸設(shè)計(jì)，在這里同時(shí)也可以作為上位機(jī)配置時(shí)鐘網(wǎng)絡(luò)的路徑，USB主控芯片選擇CY7C68013。
[0024]系統(tǒng)上電后，首先自動(dòng)加載FPGA程序，加載成功后N10S II按照默認(rèn)參數(shù)通過SPI接口配置數(shù)字鎖相環(huán)即可正常輸出所需時(shí)鐘，如果想改變時(shí)鐘頻率，則可通過上位機(jī)改變N10S II存儲(chǔ)的參數(shù)即可。
[0025]圖3和圖4為本實(shí)用新型應(yīng)用在超高頻雷達(dá)中現(xiàn)場(chǎng)試驗(yàn)得到的數(shù)據(jù)圖，從圖中可以明顯的看到在布拉格頻點(diǎn)出有很高的峰值，信噪比可達(dá)到40dB左右，這說明系統(tǒng)的相位穩(wěn)定性很好，可以很好地反映出河流的浪，流等信息。
【主權(quán)項(xiàng)】
1.一種超尚頻雷達(dá)系統(tǒng)尚穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，其特征在于: 包括高穩(wěn)定溫補(bǔ)晶振、數(shù)字鎖相環(huán)DSPLL模塊、低抖動(dòng)時(shí)鐘扇出模塊、普通晶振、FPGA和USB模塊；高穩(wěn)定溫補(bǔ)晶振、數(shù)字鎖相環(huán)DSPLL模塊、低抖動(dòng)時(shí)鐘扇出模塊依次連接，普通晶振與FPGA連接；FPGA與數(shù)字鎖相環(huán)DSPLL模塊連接；USB模塊和FPGA相連； 高穩(wěn)定溫補(bǔ)晶振產(chǎn)生低抖動(dòng)10MHz時(shí)鐘源作為數(shù)字鎖相環(huán)DSPLL模塊的參考時(shí)鐘，數(shù)字鎖相環(huán)DSPLL模塊倍頻產(chǎn)生983.04MHz和81.92Mhz兩路時(shí)鐘，983.04MHz時(shí)鐘直接輸出，81.92Mhz時(shí)鐘經(jīng)過低抖動(dòng)時(shí)鐘扇出模塊后得到9路同頻同相時(shí)鐘，其中8路直接輸出，另外一路作為FPGA系統(tǒng)時(shí)鐘；普通50Mhz晶振作為FPGA的另一個(gè)時(shí)鐘源，同時(shí)利用FPGA內(nèi)部PLL生成10MHz時(shí)鐘輸出作為USB模塊參考時(shí)鐘，內(nèi)部PLL的參考時(shí)鐘來源于普通50Mhz晶振。2.根據(jù)權(quán)利要求1所述的一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，其特征在于:所述高穩(wěn)定溫補(bǔ)晶振的頻率穩(wěn)定度小于lOppm，相位噪聲低于lOOdB。3.根據(jù)權(quán)利要求1所述的一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，其特征在于:所述數(shù)字鎖相環(huán)DSPLL模塊使用SILICON LABS公司的型號(hào)為SI5324的數(shù)字鎖相環(huán)芯片。4.根據(jù)權(quán)利要求1所述的一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，其特征在于:所述低抖動(dòng)時(shí)鐘扇出模塊使用TI公司的型號(hào)為cdclvdl216芯片。5.根據(jù)權(quán)利要求1所述的一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，其特征在于:所述FPGA選用ALTERA公司CYCLONE V系列，且在其內(nèi)部生成N1S II嵌入式處理器用于初始化數(shù)字鎖相環(huán)DSPLL模塊。6.根據(jù)權(quán)利要求1所述的一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，其特征在于:所述的參考時(shí)鐘PCB走線均采用高質(zhì)量LVPEL差分格式，走線特性阻抗設(shè)計(jì)為100歐姆，且等長(zhǎng)走線。
【專利摘要】本實(shí)用新型提供一種超高頻雷達(dá)系統(tǒng)高穩(wěn)定時(shí)鐘網(wǎng)絡(luò)，包括高穩(wěn)定溫補(bǔ)晶振、數(shù)字鎖相環(huán)DSPLL模塊、低抖動(dòng)時(shí)鐘扇出模塊、普通晶振、FPGA；溫補(bǔ)晶振產(chǎn)生低抖動(dòng)10MHz時(shí)鐘源作為DSPLL的參考時(shí)鐘，DSPLL倍頻產(chǎn)生983.04MHz和81.92Mhz兩路時(shí)鐘，983.04Mhz時(shí)鐘直接作為數(shù)字信號(hào)源的參考時(shí)鐘，81.92Mhz時(shí)鐘經(jīng)過時(shí)鐘扇出模塊后得到9路同頻同相時(shí)鐘分別作為8路模數(shù)轉(zhuǎn)換模塊和FPGA時(shí)鐘；同時(shí)利用FPGA內(nèi)部PLL生成10MHz時(shí)鐘輸出作為USB模塊參考時(shí)鐘，內(nèi)部PLL的參考時(shí)鐘來源于普通50Mhz晶振。本實(shí)用新型的參考時(shí)鐘全部來源于同一塊高穩(wěn)定度溫補(bǔ)晶振，利用數(shù)字鎖相環(huán)來產(chǎn)生各個(gè)模塊所需頻率，大大改善了系統(tǒng)的相位穩(wěn)定度，整個(gè)時(shí)鐘系統(tǒng)簡(jiǎn)單明了，易于實(shí)現(xiàn)。
【IPC分類】G01S13/58, G01S7/35, H03L7/08
【公開號(hào)】CN204967791
【申請(qǐng)?zhí)枴緾N201520810925
【發(fā)明人】文必洋, 侯義東, 王才軍, 田應(yīng)偉, 譚劍
【申請(qǐng)人】武漢大學(xué)
【公開日】2016年1月13日
【申請(qǐng)日】2015年10月19日