一種新型智能卡的制作方法
【專利摘要】本實用新型涉及智能卡技術(shù)領(lǐng)域，尤其是一種新型智能卡。它包括主控芯片、連接于主控芯片上的天線以及集成于主控芯片上的時鐘電路模塊；所述時鐘電路模塊包括順序連接的時鐘提取電路、鑒頻鑒相器、電荷泵、環(huán)路濾波器和壓控振蕩器，時鐘提取電路與鑒頻鑒相器之間還連接有一時鐘檢測電路。本實用新型利用鑒頻鑒相器、電荷泵、環(huán)路濾波器和壓控振蕩器構(gòu)成類似于鎖相環(huán)的結(jié)構(gòu)(即PLL環(huán)路)，利用時鐘檢測電路實現(xiàn)PLL環(huán)路的鎖定或者保持穩(wěn)定，使得載波信號持續(xù)存在或者載波消失時，壓控振蕩器輸出的時鐘頻率始終等于輸入至?xí)r鐘提取電路中的時鐘頻率，進(jìn)而使得智能卡具有穩(wěn)定準(zhǔn)確的時鐘頻率，提高了智能卡的性能穩(wěn)定性。
【專利說明】
一種新型智能卡
技術(shù)領(lǐng)域
[0001]本實用新型涉及智能卡技術(shù)領(lǐng)域，尤其是一種新型智能卡。
【背景技術(shù)】
[0002]隨著科學(xué)技術(shù)的不斷發(fā)展，智能卡已經(jīng)被廣泛應(yīng)用于銀行、社保、醫(yī)療、門禁以及校園公交一卡通等諸多場所?，F(xiàn)有的智能卡，尤其是13.56MHz非接觸式智能卡(符合ISO/IEC 14443type A協(xié)議標(biāo)準(zhǔn))，其接收端(RX)使用的通信速率為106kbps的100%ASK調(diào)制信號，正常工作的場強范圍為1.5A/m-7.5A/m;在智能卡的接收端(RX)處于載波間斷、消失期間(即:載波100%ASK調(diào)制每次典型時長3ys，簡稱3ys過程)，智能卡的數(shù)字部分依然需要可靠的時鐘電路來繼續(xù)完成數(shù)據(jù)采樣解析工作。
[0003]然而，現(xiàn)有的智能卡的時鐘電路由于結(jié)構(gòu)設(shè)計的不甚合理，當(dāng)智能卡的接收端(RX)處于載波間斷、消失期間，時鐘電路卻無法提供穩(wěn)定、準(zhǔn)確的時鐘頻率，進(jìn)而影響了智能卡的正常使用。因此，針對智能卡(尤其是智能卡的時鐘電路)提出優(yōu)化設(shè)計方案，是十分必要的。
【實用新型內(nèi)容】
[0004]針對上述現(xiàn)有技術(shù)存在的不足，本實用新型的目的在于提供一種電路結(jié)構(gòu)簡單、性能穩(wěn)定、在載波存在或丟失的情況下具有穩(wěn)定且準(zhǔn)確的時鐘頻率的新型智能卡。
[0005]為了實現(xiàn)上述目的，本實用新型采用如下技術(shù)方案:
[0006]—種新型智能卡，它包括主控芯片、連接于主控芯片上的天線以及集成于主控芯片上的時鐘電路模塊;所述時鐘電路模塊包括順序連接的時鐘提取電路、鑒頻鑒相器、電荷栗、環(huán)路濾波器和壓控振蕩器，所述時鐘提取電路與鑒頻鑒相器之間還連接有一時鐘檢測電路；
[0007]所述時鐘提取電路將天線上的載波信號轉(zhuǎn)化為方波時鐘信號，所述時鐘檢測電路檢測時鐘提取電路是否輸出方波時鐘信號并根據(jù)方波時鐘信號的有無向鑒頻鑒相器輸出高電平或低電平，所述鑒頻鑒相器根據(jù)時鐘檢測電路輸出的電平高低控制電荷栗的充放電通路的啟閉，所述環(huán)路濾波器對電荷栗輸出的信號進(jìn)行降噪濾波處理，所述壓控振蕩器對輸入的信號進(jìn)行整理并輸出連續(xù)穩(wěn)定的方波時鐘信號，所述壓控振蕩器同時向鑒頻鑒相器反饋信號。
[0008]優(yōu)選地，所述時鐘提取電路包括連接于天線與時鐘檢測電路之間或天線與鑒頻鑒相器之間的反相器組，所述反相器組由四個串聯(lián)的反相器構(gòu)成。
[0009]優(yōu)選地，所述時鐘檢測電路包括電壓比較器和RC濾波器，所述RC濾波器連接于電壓比較器的同相端與時鐘提取電路的輸出端之間，所述電壓比較器的輸出端連接鑒頻鑒相器的輸入端。
[0010]優(yōu)選地，所述環(huán)路濾波器包括順序連接的偏置單元和延時單元，所述偏置單元和延時單元均由若干個PMOS管構(gòu)成，所述延時單元復(fù)制偏置單元所產(chǎn)生的偏置電壓并對偏置電壓進(jìn)行降噪后輸出方波時鐘信號。
[0011]由于采用了上述方案，本實用新型利用鑒頻鑒相器、電荷栗、環(huán)路濾波器和壓控振蕩器構(gòu)成類似于鎖相環(huán)的結(jié)構(gòu)(即PLL環(huán)路)，利用時鐘檢測電路實現(xiàn)PLL環(huán)路的鎖定或者保持穩(wěn)定，使得載波信號持續(xù)存在或者載波消失時，壓控振蕩器輸出的時鐘頻率始終等于輸入至?xí)r鐘提取電路中的時鐘頻率，進(jìn)而使得智能卡具有穩(wěn)定準(zhǔn)確的時鐘頻率，提高了智能卡的性能穩(wěn)定性;其結(jié)構(gòu)簡單，具有很強的實用價值和市場推廣價值。
【附圖說明】
[0012]圖1是本實用新型實施例的控制系統(tǒng)原理框圖；
[0013]圖2是本實用新型實施例的時鐘檢測電路的電路結(jié)構(gòu)圖；
[0014]圖3是本實用新型實施例的偏置單元的電路結(jié)構(gòu)圖；
[0015]圖4是本實用新型實施例的延時單元的電路結(jié)構(gòu)圖；
[0016]圖5是本實用新型實施例的波形變化圖。
【具體實施方式】
[0017]以下結(jié)合附圖對本實用新型的實施例進(jìn)行詳細(xì)說明，但是本實用新型可以由權(quán)利要求限定和覆蓋的多種不同方式實施。
[0018]如圖1至圖5所示，本實施例提供的一種新型智能卡，它包括主控芯片a、連接于主控芯片a上的天線b以及集成于主控芯片a上的時鐘電路模塊;其中，時鐘電路模塊包括順序連接的時鐘提取電路1、鑒頻鑒相器2、電荷栗3、環(huán)路濾波器4和壓控振蕩器5，同時在時鐘提取電路I與鑒頻鑒相器2之間還連接有一時鐘檢測電路6;時鐘提取電路I將天線b上的載波信號轉(zhuǎn)化為方波時鐘信號，時鐘檢測電路6檢測時鐘提取電路I是否輸出方波時鐘信號并根據(jù)方波時鐘信號的有無向鑒頻鑒相器2輸出高電平或低電平，鑒頻鑒相器2根據(jù)時鐘檢測電路6輸出的電平高低控制電荷栗3的充放電通路的啟閉，環(huán)路濾波器4則對電荷栗3輸出的信號進(jìn)行降噪濾波處理，而壓控振蕩器5對輸入的信號進(jìn)行整理并輸出連續(xù)穩(wěn)定的方波時鐘信號，壓控振蕩器5同時向鑒頻鑒相器2反饋信號。
[0019]如此，利用鑒頻鑒相器2、電荷栗3、環(huán)路濾波器4和壓控振蕩器5構(gòu)成類似于鎖相環(huán)的結(jié)構(gòu)(即PLL環(huán)路)，利用時鐘檢測電路6實現(xiàn)PLL環(huán)路的鎖定或者保持穩(wěn)定，使得載波信號持續(xù)存在或者載波消失時，壓控振蕩器5輸出的時鐘頻率始終等于輸入至?xí)r鐘提取電路I中的時鐘頻率。
[0020]當(dāng)智能卡啟動時，時鐘提取電路I將天線b上的載波信號(RF-SIG)轉(zhuǎn)化為方波時鐘信號，并使頻率保持為載波頻率13.56MHz，時鐘提取電路I輸出的信號(即RF-CLK) —方面作為時鐘檢測電路6的輸入信號，另一方面作為鑒頻鑒相器2的輸人參考時鐘;在出現(xiàn)以下情況時，智能卡可實現(xiàn)以下效果，即:
[0021]當(dāng)載波信號持續(xù)存在時，時鐘提取電路I輸出RF-CLK信號為連續(xù)方波時鐘，時鐘檢測電路6輸出的信號(S卩CLK-DET)為高電平，其標(biāo)志時鐘檢測電路6檢測到了時鐘的存在;此時，整個PLL環(huán)路正常工作，而鑒頻鑒相器2則比較RF-CLK信號與壓控振蕩器5輸出的信號(即PLL-0UT)的相位與頻率關(guān)系，促進(jìn)環(huán)路鎖定或者保持環(huán)路穩(wěn)定。
[0022]當(dāng)處于3ys過程(載波信號丟失)時，時鐘提取電路I處于不工作狀態(tài)，RF-CLK信號為持續(xù)低電平，時鐘檢測電路6—旦檢測出時鐘丟失，其輸出的CLK-DET信號也立即翻轉(zhuǎn)為低電平，從而會控制鑒頻鑒相器2輸出的up信號和down信號，以斷開電荷栗3的上下充放電通路開關(guān)，相當(dāng)于暫時切斷PLL環(huán)路的反饋機制，以保持電荷栗3輸出電壓(S卩Vctrl)的穩(wěn)定，故PLL-OUT信號也會保持穩(wěn)定；當(dāng)3ys過程結(jié)束后，載波信號恢復(fù)，則時鐘檢測電路6會重新檢測到時鐘的存在，CLK-DET信號恢復(fù)為高電平，PLL環(huán)路重新建立反饋機制。由于3ys過程中的頻率偏移很小，而且載波頻率精準(zhǔn)，所以RF-CLK信號與PLL-OUT信號的頻率幾乎相等，只會存在相位差別，如圖5所示，經(jīng)過短暫環(huán)路調(diào)整后，相位即可對齊，而后繼續(xù)提供精確的13.56MHz時鐘信號。
[0023]為增強對天線b的載波信號的提取效果以及方波信號的輸出效果，本實施例的時鐘提取電路I包括連接于天線b與時鐘檢測電路6之間或天線b與鑒頻鑒相器2之間的反相器組，反相器組可由四個串聯(lián)的反相器構(gòu)成;其中位于第一級的反相器可采用高壓5V MOS管，而位于后面兩級的反相器則可增強整個電路的驅(qū)動能力。
[0024]為優(yōu)化整個智能卡的電路結(jié)構(gòu)，并提高時鐘信號檢測的精度和速度，如圖2所示，本實施例的時鐘檢測電路6包括電壓比較器A和RC濾波器(由電容C和電阻R構(gòu)成)，RC濾波器連接于電壓比較器A的同相端與時鐘提取電路I的輸出端之間，電壓比較器A的輸出端連接鑒頻鑒相器2的輸入端。
[0025]為使輸出的時鐘信號能夠與輸入的時鐘信號保持頻率相同，本實施例的環(huán)路濾波器5包括偏置單元51 (其主要由若干個PMOS管構(gòu)成，具體連接方式可參考如圖3進(jìn)行設(shè)置)和延時單元52(其主要由若干個PMOS管構(gòu)成，具體連接方式可參考如圖4進(jìn)行設(shè)置)，偏置單元51和延時單元52順序連接，以利用延時單元52復(fù)制偏置單元51所產(chǎn)生的偏置電壓(如圖3中所示的Vbp和Vbn)并對偏置電壓進(jìn)行降噪后輸出方波時鐘信號。
[0026]另外，為優(yōu)化整個智能卡的結(jié)構(gòu)，本實施例的鑒頻鑒相器2可采用AD9901型芯片，并在芯片的輸出信號控制通路上增加一個與非門，以使其UP信號和down信號能夠受到CLK-DET信號的控制。電荷栗3可采用漏端CMOS開關(guān)結(jié)構(gòu)，鏡像管則采用長溝器件，以改善溝長調(diào)制效應(yīng)，進(jìn)而改善PLL環(huán)路的性能。
[0027]以上所述僅為本實用新型的優(yōu)選實施例，并非因此限制本實用新型的專利范圍，凡是利用本實用新型說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本實用新型的專利保護(hù)范圍內(nèi)。
【主權(quán)項】
1.一種新型智能卡，它包括主控芯片、連接于主控芯片上的天線以及集成于主控芯片上的時鐘電路模塊;其特征在于:所述時鐘電路模塊包括順序連接的時鐘提取電路、鑒頻鑒相器、電荷栗、環(huán)路濾波器和壓控振蕩器，所述時鐘提取電路與鑒頻鑒相器之間還連接有一時鐘檢測電路； 所述時鐘提取電路將天線上的載波信號轉(zhuǎn)化為方波時鐘信號，所述時鐘檢測電路檢測時鐘提取電路是否輸出方波時鐘信號并根據(jù)方波時鐘信號的有無向鑒頻鑒相器輸出高電平或低電平，所述鑒頻鑒相器根據(jù)時鐘檢測電路輸出的電平高低控制電荷栗的充放電通路的啟閉，所述環(huán)路濾波器對電荷栗輸出的信號進(jìn)行降噪濾波處理，所述壓控振蕩器對輸入的信號進(jìn)行整理并輸出連續(xù)穩(wěn)定的方波時鐘信號，所述壓控振蕩器同時向鑒頻鑒相器反饋信號。2.如權(quán)利要求1所述的一種新型智能卡，其特征在于:所述時鐘提取電路包括連接于天線與時鐘檢測電路之間或天線與鑒頻鑒相器之間的反相器 組，所述反相器組由四個串聯(lián)的反相器構(gòu)成。3.如權(quán)利要求1所述的一種新型智能卡，其特征在于:所述時鐘檢測電路包括電壓比較器和RC濾波器，所述RC濾波器連接于電壓比較器的同相端與時鐘提取電路的輸出端之間，所述電壓比較器的輸出端連接鑒頻鑒相器的輸入端。4.如權(quán)利要求1所述的一種新型智能卡，其特征在于:所述環(huán)路濾波器包括順序連接的偏置單元和延時單元，所述偏置單元和延時單元均由若干個PMOS管構(gòu)成，所述延時單元復(fù)制偏置單元所產(chǎn)生的偏置電壓并對偏置電壓進(jìn)行降噪后輸出方波時鐘信號。
【文檔編號】H03L7/099GK205566264SQ201620213204
【公開日】2016年9月7日
【申請日】2016年3月18日
【發(fā)明人】景在軍, 曾云彬
【申請人】上海誠天智能卡有限公司