專利名稱：時(shí)鐘與數(shù)據(jù)恢復(fù)電路及其時(shí)鐘控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘與數(shù)據(jù)恢復(fù)電路及方法。
當(dāng)時(shí)鐘對(duì)數(shù)據(jù)的躍變點(diǎn)滯后時(shí)(鎖存定時(shí)滯后時(shí))，控制計(jì)數(shù)器53使其值增加，讓時(shí)鐘的相位提前，而當(dāng)時(shí)鐘對(duì)數(shù)據(jù)的躍變點(diǎn)超前時(shí)(鎖存定時(shí)超前時(shí))，控制計(jì)數(shù)器53使其值減少，讓時(shí)鐘的相位滯后。另外，計(jì)數(shù)器53也可以由電荷泵(CP)構(gòu)成，當(dāng)多個(gè)觸發(fā)器F/F1～F/F8的各輸出值為邏輯0時(shí)，以恒流對(duì)電容充電，而當(dāng)為邏輯1時(shí)，按恒流使電容放電。


圖13中所示的時(shí)鐘與數(shù)據(jù)恢復(fù)電路的例子，例如可參考文獻(xiàn)1(ISSCC 1997第238-239頁，Alan Fiedler，“A 1.0625GHz Tranceiverwith 2x Oversampling and Transmit siginal Preemphasis”)。在上述文獻(xiàn)1中所記載的時(shí)鐘與數(shù)據(jù)恢復(fù)電路具有從串行輸入數(shù)據(jù)中恢復(fù)時(shí)鐘和數(shù)據(jù)，以并行數(shù)據(jù)輸出的接收電路，PLL(Phase Locked Loop鎖相環(huán))的VCO(電壓控制振蕩器)具有10個(gè)延遲級(jí)(10-delay stage)的環(huán)形振蕩器，VCO的20個(gè)時(shí)鐘相位加給對(duì)2x過采樣時(shí)鐘進(jìn)行時(shí)鐘和數(shù)據(jù)恢復(fù)的接收電路，在接收電路上使VCO鎖定在輸入數(shù)據(jù)上，從NRZ(Non Return to Zero不歸零)波形的數(shù)據(jù)躍變對(duì)時(shí)鐘進(jìn)行恢復(fù)。在上述文獻(xiàn)1中所記載的時(shí)鐘與數(shù)據(jù)恢復(fù)電路中，數(shù)據(jù)相位檢測(cè)器(dataphase detector)由多個(gè)配置的高速鎖存電路、及檢測(cè)高速鎖存電路的一致/不一致的“異或”邏輯門構(gòu)成，用VCO的正相時(shí)鐘來同步對(duì)數(shù)據(jù)位采樣的鎖存電路，而用VCO的反相時(shí)鐘來同步對(duì)數(shù)據(jù)位間的分界線進(jìn)行采樣的鎖存器。
圖14表示文獻(xiàn)2(ISSCC 1997第332-333頁S.Sidiropoulos和Mark Horowitz等人，“A semi digital delay locked loop with unlimitedphase shift capability and 0.08-400MHz operating range”)中記載的由DLL(延遲同步環(huán))和內(nèi)插器組合構(gòu)成的時(shí)鐘控制電路構(gòu)成例的圖。參照?qǐng)D14，在DLL電路60上，輸出同步于輸入時(shí)鐘的多相時(shí)鐘信號(hào)P1～Pn，多相時(shí)鐘信號(hào)P1～Pn輸入到開關(guān)20，把由開關(guān)20所選中的相鄰兩個(gè)信號(hào)輸入到內(nèi)插器(相位內(nèi)插器)30，把由內(nèi)插器30對(duì)兩個(gè)信號(hào)的相位進(jìn)行內(nèi)分的信號(hào)從輸出端OUT輸出?？刂齐娐?0根據(jù)輸出OUT和基準(zhǔn)時(shí)鐘間的相位差檢測(cè)結(jié)果，對(duì)內(nèi)插器30的內(nèi)分比進(jìn)行可變控制，并對(duì)開關(guān)20的切換進(jìn)行控制。
圖14的內(nèi)插器30(相位內(nèi)插器)由圖15中所示的模擬電路構(gòu)成。參照?qǐng)D15，該相位內(nèi)插器包括N溝道晶體管MN61、MN62，其源極共同連接在第1恒流源CS1上，在柵極上差分接受時(shí)鐘IN1、IN1B，兩輸出端分別連接在第1負(fù)載的一端(并聯(lián)連接的P溝道MOS晶體管MP61、MP62的共同漏極)和第2負(fù)載的一端(并聯(lián)連接的P溝道MOS晶體管MP63、MP64的共同漏極)上，構(gòu)成第1差分對(duì)；及N溝道MOS晶體管MN63、MN64，其源極共同連接在第2恒流電源CS2上，在柵極上差分接受時(shí)鐘IN2、IN2B，兩輸出端分別連接在第1負(fù)載的一端(并聯(lián)連接的P溝道MOS晶體管MP61、MP62的共同漏極)和第2負(fù)載的一端(并聯(lián)連接的P溝道MOS晶體管MP63、MP64的共同漏極)上，構(gòu)成第2差分對(duì)。從第1、第2差分對(duì)共同連接的兩輸出端，輸出兩個(gè)輸入時(shí)鐘加權(quán)和的相位輸出OUT、OUTB。在該相位內(nèi)插器中，把數(shù)字權(quán)重代碼ictl(16位b
～b[15])供給第1、第2恒流源CS1、CS2，使第1、第2恒流源CS1、CS2的電流值可變(按將16位b
～b[15]輸入到柵極端子的N溝道MOS晶體管MN6A1～MN6A15的導(dǎo)通、截止，選擇恒流源晶體管MN6B1～MN6B15的個(gè)數(shù)，電流值就可變)，變換成輸出時(shí)鐘的相位。
另外，在文獻(xiàn)3(ISSCC 1999第180-181頁，“A2BPararell 1.25Gb/sInterconnect I/O interface with Self Configurable Link and PlesiochronousClocking”)中，公開了相位內(nèi)插器的如圖16所示的構(gòu)成。參照?qǐng)D16，電流輸出型的數(shù)字模擬變換器(DAC)輸出由控制信號(hào)Ictl決定的輸出電流，由第1電流鏡電路(MN74、MN75)使DAC的輸出電流折回，由第2電流鏡電路(MP73、MP74)接收折回的電流，對(duì)以差分時(shí)鐘輸入IN、INB為輸入的差分電路供給該輸出鏡象電流，從構(gòu)成第1電流鏡電路(MN74、MN75)的第2輸出端的恒壓源晶體管MN73，對(duì)差分電路供給電流，從差分電路的輸出中輸出使時(shí)鐘IN進(jìn)行相移的時(shí)鐘OUT、OUTB。在差分電路中包括N溝道MOS晶體管MN71、MN72，其共同連接的源極連接在恒流源晶體管MN73上，在柵極上輸入差分時(shí)鐘對(duì)IN、INB；及P溝道MOS晶體管MP71、MP72，將源極連接在一起，并連接到第2電流鏡電路的輸出晶體管MP74的漏極上，在柵極以差分時(shí)鐘對(duì)IN、INB為輸入，把漏極分別連接到N溝道MOS晶體管MN71、MN72的漏極。從N溝道MOS晶體管MN71、MN72的漏極取出輸出OUT、OUTB。在N溝道MOS晶體管MN71、MN72的漏極和地之間分別連接電容C1、C2，而在N溝道MOS晶體管MN71、MN72的漏極之間串聯(lián)連接N溝道MOS晶體管MN76、MN77，當(dāng)N溝道MOS晶體管MN76、MN77導(dǎo)通時(shí)，輸出OUT、OUTB對(duì)中間電位VDD充電。
在圖16中，當(dāng)時(shí)鐘IN躍變到高電平時(shí)，N溝道MOS晶體管MN71導(dǎo)通，N溝道MOS晶體管MN72截止，P溝道MOS晶體管MP71截止，P溝道MOS晶體管MP72導(dǎo)通，電容C1放電，電容C2充電，輸出OUT轉(zhuǎn)為低電平，輸出OUTB轉(zhuǎn)為高電平，當(dāng)時(shí)鐘IN躍變到低電平時(shí)，MOS晶體管MN71截止，N溝道MOS晶體管MN72導(dǎo)通，P溝道MOS晶體管MP72截止，P溝道MOS晶體管MP71導(dǎo)通，電容C1充電，電容C2放電，輸出OUT轉(zhuǎn)為高電平，輸出OUTB轉(zhuǎn)為低電平，由供給數(shù)字模擬變換器(DAC)的控制信號(hào)Ictl對(duì)時(shí)鐘的頻帶進(jìn)行可變控制。
如上述參照?qǐng)D13、圖15所說明那樣，在上述現(xiàn)有電路中，由VCO電路生成多相時(shí)鐘，另外內(nèi)插器采用了由模擬電路構(gòu)成的相位內(nèi)插器。
如圖16所示，通過流過電流源的電流對(duì)模擬相位內(nèi)插器的頻帶進(jìn)行控制，為與多個(gè)頻帶對(duì)應(yīng)，必須采取擴(kuò)大恒流源的輸出電流范圍等措施。這時(shí)對(duì)相位內(nèi)插器的線性進(jìn)行補(bǔ)償，擴(kuò)大恒流源的輸出電流范圍，并不一定是容易的。
為此，本發(fā)明要解決的課題在于，提供一種時(shí)鐘與數(shù)據(jù)復(fù)原電路及方法，使頻率范圍的變更容易進(jìn)行，并容易進(jìn)行特性的調(diào)整。本發(fā)明的另一課題在于，提供一種時(shí)鐘與數(shù)據(jù)恢復(fù)電路及方法，可以自由改變數(shù)據(jù)及時(shí)鐘的并行數(shù)。
圖2是表示本發(fā)明一實(shí)施例的移相電路的構(gòu)成圖。
圖3是表示本發(fā)明實(shí)施例的移相電路中開關(guān)的構(gòu)成圖。
圖4是表示本發(fā)明一實(shí)施例的移相電路中內(nèi)插器的構(gòu)成圖。
圖5是說明本發(fā)明一實(shí)施例的移相電路中內(nèi)插器工作原理的時(shí)序波形圖。
圖6是表示本發(fā)明一實(shí)施例的相位移相電路中內(nèi)插器構(gòu)成一例的圖。
圖7是表示在本發(fā)明的一實(shí)施例中，在移相電路的輸入中采用多相時(shí)鐘發(fā)生電路的輸出時(shí)的構(gòu)成一例的圖。
圖8是表示本發(fā)明一實(shí)施例的多相時(shí)鐘發(fā)生電路的構(gòu)成圖。
圖9是表示本發(fā)明一實(shí)施例中構(gòu)成多相時(shí)鐘發(fā)生電路的4相時(shí)鐘倍頻電路的構(gòu)成圖。
圖10是表示本發(fā)明一實(shí)施例中4相時(shí)鐘倍頻電路的時(shí)序工作的圖。
圖11是說明本發(fā)明一實(shí)施例中4相時(shí)鐘倍頻電路的內(nèi)插器工作的圖。
圖12是表示本發(fā)明一實(shí)施例中4相時(shí)鐘倍頻電路的內(nèi)插器構(gòu)成一例的圖。
圖13是表示現(xiàn)有的時(shí)鐘與數(shù)據(jù)恢復(fù)電路構(gòu)成一例的圖。
圖14是表示現(xiàn)有的時(shí)鐘控制電路構(gòu)成的圖。
圖15是表示現(xiàn)有的相位內(nèi)插器構(gòu)成的圖。
圖16是表示現(xiàn)有的相位內(nèi)插器構(gòu)成的圖。
優(yōu)選實(shí)施例下面對(duì)本發(fā)明的實(shí)施例進(jìn)行說明。本發(fā)明的時(shí)鐘與數(shù)據(jù)恢復(fù)(clockand data recovery)電路，在其最佳實(shí)施例中，參照?qǐng)D1及圖2，包括移相電路101，該電路具有多個(gè)輸入相位相互不同的多個(gè)時(shí)鐘，并從多個(gè)時(shí)鐘中選擇輸出多組時(shí)鐘對(duì)的開關(guān)110，及分別將從開關(guān)110所輸出的時(shí)鐘對(duì)作為輸入，在將該時(shí)鐘對(duì)的相位差按規(guī)定內(nèi)分比進(jìn)行內(nèi)分的時(shí)間，輸出規(guī)定延遲時(shí)間的輸出時(shí)鐘的內(nèi)插器111(INT1～I(xiàn)NT8)；多個(gè)鎖存電路102(F/F1～F/F8)，該電路在從多個(gè)內(nèi)插器所輸出的時(shí)鐘(CLK1～CLK8)上升沿或下降沿，對(duì)輸入數(shù)據(jù)進(jìn)行采樣；計(jì)數(shù)器103，根據(jù)多個(gè)鎖存電路102(F/F1～F/F8)的輸出是表示上升還是表示下降，而對(duì)計(jì)數(shù)值進(jìn)行增減；濾波器105，對(duì)計(jì)數(shù)器103的輸出進(jìn)行時(shí)間平均；及解碼器106，對(duì)濾波器105的輸出進(jìn)行解碼。下面簡要說明各部的構(gòu)成和工作。
內(nèi)插器111(INT1～I(xiàn)NT8)包括基于輸入的時(shí)鐘對(duì)的值，分別使電容的充電通路和放電通路接通及斷開的電路(圖4的使延遲可變的CMOS型反相器INV1和INV2)，及當(dāng)上述電容的端子電壓和閾值間的大小關(guān)系發(fā)生反轉(zhuǎn)時(shí)使輸出邏輯值改變的緩沖器電路(圖4的INV3)，對(duì)輸出信號(hào)的相位進(jìn)行可變?cè)O(shè)定，而且電容的容量值可通過由決定容量值用的控制信號(hào)(圖4的Cnt
)進(jìn)行通斷控制的開關(guān)群(圖4的MNA1～MNA8)進(jìn)行可變?cè)O(shè)定，可適應(yīng)寬的頻率范圍。
計(jì)數(shù)器103也可以由電荷泵構(gòu)成，基于多個(gè)鎖存電路(F/F1～F/F8)102的輸出，接通充電通路對(duì)電容充電，或者接通放電通路使電容的電荷放電(結(jié)果，對(duì)累積電荷進(jìn)行相加或相減)，或者也可以由可逆計(jì)數(shù)器、加法器等數(shù)字電路構(gòu)成。濾波器105由模擬電路的低通濾波器、或數(shù)字濾波器(平均化濾波器)構(gòu)成。
基于從解碼器106所輸出的切換信號(hào)U，可切換開關(guān)110的時(shí)鐘對(duì)的組合，基于從解碼器106所輸出的控制信號(hào)S，可對(duì)多個(gè)內(nèi)插器111的內(nèi)分比進(jìn)行可變?cè)O(shè)定，并對(duì)從多個(gè)內(nèi)插器111所輸出的時(shí)鐘相位進(jìn)行可變控制。
在本發(fā)明的一實(shí)施例中，從多個(gè)鎖存電路102(觸發(fā)器F/F1～F/F8)所輸出的輸出數(shù)據(jù)、與從移相電路101所輸出的時(shí)鐘(例如1相時(shí)鐘)為一組，輸入到選擇電路104中，選擇并輸出任意的組，可自由改變數(shù)據(jù)及時(shí)鐘輸出的并行數(shù)。
具體實(shí)施方式
對(duì)上述的本發(fā)明實(shí)施例進(jìn)行更詳細(xì)地說明，對(duì)本發(fā)明的實(shí)施例說明如下。圖1(a)是表示本發(fā)明的一實(shí)施例的構(gòu)成圖。參照?qǐng)D1(a)，本發(fā)明的時(shí)鐘與數(shù)據(jù)恢復(fù)電路的一實(shí)施例包括輸入8相時(shí)鐘，輸出使相位移位的8組時(shí)鐘的移相電路101；將從移相電路101所輸出的時(shí)鐘輸入到時(shí)鐘輸入端，將輸入數(shù)據(jù)DATA輸入到數(shù)據(jù)輸入端，在時(shí)鐘的上升沿邊緣對(duì)輸入數(shù)據(jù)DATA進(jìn)行采樣的多個(gè)D型觸發(fā)器102(F/F1～F/F8)；當(dāng)多個(gè)D型觸發(fā)器102的輸出為邏輯0時(shí)作為增值信號(hào)、為邏輯1時(shí)作為降值信號(hào)，使計(jì)數(shù)值增/減的計(jì)數(shù)器103；對(duì)計(jì)數(shù)器103的輸出進(jìn)行時(shí)間平均的濾波器105；對(duì)濾波器105的輸出進(jìn)行解碼的解碼器106；以及輸入各組從移相電路101輸出的1相時(shí)鐘和多個(gè)D型觸發(fā)器102(F/F1～F/F8)的輸出數(shù)據(jù)，并基于選擇控制信號(hào)，使選中的組(1相時(shí)鐘和所采樣的輸出數(shù)據(jù))并行輸出的選擇電路104。在圖1(a)中，在選擇電路104上輸入多個(gè)D型觸發(fā)器102(F/F1～F/F8)中的F/F1、F/F3、F/F5、F/F7的輸出，但是也可以輸入F/F1～F/F8的全部輸出。
多個(gè)D型觸發(fā)器102(F/F1～F/F8)在從移相電路101輸出的時(shí)鐘CLK1～CLK8的上升沿邊緣(或下降沿邊緣)，對(duì)輸入數(shù)據(jù)DATA進(jìn)行采樣并輸出(參照?qǐng)D1(b))。從多個(gè)D型觸發(fā)器102(F/F1～F/F8)的輸出(例如“00001111”)，可得到以時(shí)鐘周期的1/8采樣周期對(duì)輸入數(shù)據(jù)進(jìn)行采樣的波形數(shù)據(jù)，在相鄰的D型觸發(fā)器102輸出值的變化點(diǎn)上輸入數(shù)據(jù)發(fā)生躍變。計(jì)數(shù)器103對(duì)多個(gè)D型觸發(fā)器102的輸出進(jìn)行計(jì)數(shù)，通過由濾波器按規(guī)定時(shí)間常數(shù)對(duì)計(jì)數(shù)值進(jìn)行平滑處理的信號(hào)，控制供給多個(gè)D型觸發(fā)器102的時(shí)鐘相位是超前還是滯后，輸出對(duì)輸入數(shù)據(jù)DATA進(jìn)行鎖定的時(shí)鐘與數(shù)據(jù)。
圖2是表示本發(fā)明一實(shí)施例的移相電路101的構(gòu)成圖。參照?qǐng)D2，移相電路101包括將8相時(shí)鐘(8phase CLK)作為輸入的開關(guān)110；及輸入從開關(guān)110所輸出的時(shí)鐘對(duì)的8個(gè)內(nèi)插器111(INT1～I(xiàn)NT8)。開關(guān)110例如由旋轉(zhuǎn)開關(guān)構(gòu)成，基于從解碼器電路的輸出，切換輸出時(shí)鐘對(duì)的組合。
圖3是表示圖2中所示的開關(guān)110(旋轉(zhuǎn)開關(guān))和內(nèi)插器111構(gòu)成一例的圖。參照?qǐng)D3，該旋轉(zhuǎn)開關(guān)包括把輸入的8相時(shí)鐘P0～P7中的奇數(shù)相位時(shí)鐘(P0、P2、P4、P6)，經(jīng)選擇輸出至各內(nèi)插器111的第1開關(guān)110-1；及把輸入的8相時(shí)鐘P0～P7中的偶數(shù)相位時(shí)鐘(P1、P3、P5、P7)，經(jīng)選擇輸出至各內(nèi)插器111的第2開關(guān)110-2。在初始狀態(tài)(未由解碼器106進(jìn)行切換控制的狀態(tài))，例如在內(nèi)插器1111～1118上分別輸入由第1開關(guān)110-1及第2開關(guān)110-2輸出的時(shí)鐘對(duì)(P0、P1)、(P1、P2)、(P2、P3)、(P3、P4)、(P4、P5)、(P5、P6)、(P6、P7)、(P7、P0)。
解碼器106向各內(nèi)插器1111～1118輸出控制信號(hào)S、SB，并且當(dāng)內(nèi)插器1111～1118的相位差的內(nèi)分比(內(nèi)分比是下述的圖4的w1～w)達(dá)到上限或下限時(shí)，如果需要再使相位超前或滯后，則將對(duì)用于切換供給該內(nèi)插器1111～1118的時(shí)鐘對(duì)組合的切換信號(hào)U，輸出至開關(guān)110-1、110-2。例如當(dāng)向內(nèi)插器1111～1118供給時(shí)鐘對(duì)的組合(P0、P1)、(P1、P2)、(P2、P3)、(P3、P4)、(P5、P6)、(P6、P7)、(P7、P0)時(shí)，切換時(shí)鐘對(duì)的組合，使時(shí)鐘的相位滯后時(shí)，切換到向內(nèi)插器1111～1118供給(P1、P2)、(P2、P3)、)(P3、P4)、(P5、P6)、(P6、P7)、(P7、P0)、(P0、P1)。開關(guān)110由于使時(shí)鐘對(duì)的組合旋轉(zhuǎn)，所以稱為“旋轉(zhuǎn)開關(guān)”。
圖4是表示圖2中所示的內(nèi)插器111的構(gòu)成圖。圖5是表示圖4的內(nèi)插器工作的圖。參照?qǐng)D4及圖5，該內(nèi)插器在第1輸入IN1和第2輸入IN2的相位差為T時(shí)，在兩個(gè)輸入端輸入了IN1的延遲時(shí)間的輸出信號(hào)OUT1和在兩個(gè)輸入端輸入了IN2的延遲時(shí)間的輸出信號(hào)OUT2之間用w1-w進(jìn)行內(nèi)分的時(shí)間，輸出規(guī)定延遲時(shí)間的輸出OUT。內(nèi)插器包括接收輸入INV1、INV2，延遲時(shí)間可變的CMOS型反相器INV1、INV2；輸入端接在反相器INV1、INV2輸出的共同連接點(diǎn)(節(jié)點(diǎn)N1)的反相器3；在節(jié)點(diǎn)N1和地之間串聯(lián)連接的N溝道MOS晶體管(MNA1～MNA8)和電容(C0～C7)，通過輸入到N溝道MOS晶體管(MNA1～MNA8)柵極上的控制信號(hào)Cnt
，使N溝道MOS晶體管[MNA1～MNA8]導(dǎo)通、截止，確定附加在節(jié)點(diǎn)N1上的容量值。電容C0～C7的容量值也可以以CO為基準(zhǔn)，設(shè)定在例如2倍、4倍、8倍、16倍和2的n次方等。這時(shí)，N溝道MOS晶體管(MNA1～MNA8)的W/L比(柵寬度)也與對(duì)應(yīng)的電容的容量值有相應(yīng)的尺寸。
控制信號(hào)Cnt
也可以由檢測(cè)時(shí)鐘信號(hào)頻率的頻率檢測(cè)電路的輸出進(jìn)行設(shè)定，或者根據(jù)應(yīng)用將寄存器、雙列直插式開關(guān)等設(shè)定在希望的值，決定控制信號(hào)Cnt
。通過控制信號(hào)Cnt
，改變附加在節(jié)點(diǎn)N1上的容量值，可以擴(kuò)大可對(duì)應(yīng)的頻率范圍。
圖6是表示圖2中所示的內(nèi)插器111的晶體管級(jí)上的具體構(gòu)成一例的圖。參照?qǐng)D6，該內(nèi)插器具有連接在電源VDD和內(nèi)部節(jié)點(diǎn)N51之間的P溝道MOS晶體管MP51，當(dāng)將輸入IN1和IN2作為輸入的“或”電路CR51的輸出信號(hào)為低電平時(shí)導(dǎo)通，在內(nèi)部節(jié)點(diǎn)N51和地之間并聯(lián)連接多條N溝道MOS晶體管和電容的串聯(lián)電路(MN51和C1、……MN58和C8)，具有輸入端連接內(nèi)部節(jié)點(diǎn)N51的反相器INV51，從輸出端取出輸出信號(hào)OUT。連接在N溝道MOS晶體管MN51～MN58的柵極上的控制信號(hào)Cnt
，也可以由檢測(cè)時(shí)鐘信號(hào)頻率的頻率檢測(cè)電路(圖中未畫出)的輸出設(shè)定，或者根據(jù)應(yīng)用，將寄存器、觸點(diǎn)開關(guān)等設(shè)定在希望的值上，確定控制信號(hào)Cnt
。通過控制信號(hào)Cnt
，改變附加在節(jié)點(diǎn)51上的容量值，可以擴(kuò)大可對(duì)應(yīng)的頻率范圍。
具有漏極被連接在內(nèi)部節(jié)點(diǎn)N51上，并相互并聯(lián)連接的2N個(gè)N溝道MOS晶體管MN11～MN1N、MN21～MN2N、及其漏極分別與2N個(gè)N溝道MOS晶體管MN11～MN1N、MN21～MN2N的源極相連接，其源極接地的2N個(gè)N溝道MOS晶體MN31～MN3N、MN41～MN4N。在2N個(gè)N溝道MOS晶體管中的一側(cè)一半的N溝道MOS晶體管MN11～MN1N的柵極上，共同連接輸入信號(hào)IN1，在2N個(gè)N溝道MOS晶體管中的另一半的N個(gè)N溝道MOS晶體管MN21～MN2N的柵極上，共同連接輸入信號(hào)IN2。
通過N溝道MOS晶體管MN31～MN3N、MN41～MN4N的柵極上所輸入的控制信號(hào)(N位控制代碼)S
～S[N-1]、控制信號(hào)(N位控制代碼)SB
～SB[N-1]，使N溝道MOS晶體管MN31～MN3N和N溝道MOS晶體管MN41～MN4N中的規(guī)定個(gè)數(shù)導(dǎo)通。N位的控制信號(hào)S
、SB
從解碼器106輸入，SB
～SB[N-1]是將S
～S[N-1]分別由反相器(圖3的反相器INV)反轉(zhuǎn)的互補(bǔ)信號(hào)。
參照?qǐng)D6，對(duì)該內(nèi)插器的工作進(jìn)行說明。當(dāng)輸入IN1、IN2為低電平時(shí)，將以O(shè)R電路51的輸出作為柵極輸入的P溝道MOS晶體管MP51導(dǎo)通，由電源的電流對(duì)電容C(容量值是電容C1～C8中連接在由控制信號(hào)Cnt設(shè)定導(dǎo)通的N溝道MOS晶體管MN51～MN58上的電容的合成容量值)進(jìn)行充電。
而且，當(dāng)加在輸入IN1上的信號(hào)從低電平向高電平的上升沿躍變時(shí)，N溝道MOS晶體管MN11～MN1N導(dǎo)通，在漏極連接在N溝道MOS晶體管MN11～MN1N的源極上，源極接地，在柵極上分別輸入控制信號(hào)S
～S[N-1]的N溝道MOS晶體管MN31～MN3N當(dāng)中，通過由控制信號(hào)導(dǎo)通的n個(gè)N溝道MOS晶體管的通路，使電容C的累積電荷的一部分放電。
當(dāng)比輸入IN1的上升沿躍變滯后的輸入IN2從低電平向高電平上升時(shí)，N溝道MOS晶體管MN21～MN2N導(dǎo)通，在漏極連接在N溝道MOS晶體管MN21～MN2N的源極上，源極接地，在柵極上輸入控制信號(hào)SB
～SB[N-1]的N溝道MOS晶體管MN41～MN4N中，通過由控制信號(hào)導(dǎo)通的(N-n)個(gè)N溝道MOS晶體的通路，使電容C的累積電荷放電。
至輸入電容C的端子電壓的反相器INV51的輸出反轉(zhuǎn)到高電平時(shí)，設(shè)放電的電荷為CV，輸入IN1向高電平躍變后在相位差(T)期間，以電流nI放電，接著輸入IN2向高電平躍變，以n個(gè)N溝道MOS晶體管MN11～MN1n、和(N-n)個(gè)N溝道MOS晶體管MN21～MN2(N-n)共計(jì)N個(gè)N溝道MOS晶體管的漏極電流NI進(jìn)行放電，把從輸入IN2的從低向高電平的上升沿到輸出OUT的上升沿的延遲時(shí)間表示為CV-n·I·T/NI＝CV/NI-n·T/N……(1)可以以輸入IN1和IN2的相位差T的N分割為單位改變延遲時(shí)間。
在本發(fā)明中，多相時(shí)鐘也可以從PLL的電壓控制振蕩器(VCO)生成。這時(shí)，從VCO的環(huán)形振蕩器的規(guī)定級(jí)的反轉(zhuǎn)電路中取出時(shí)鐘?；蛘叨嘞鄷r(shí)鐘也可以由多相時(shí)鐘倍頻電路生成。
圖7是表示由利用使用了倍頻用內(nèi)插器(多相時(shí)鐘倍頻電路)的多相時(shí)鐘發(fā)生電路200，生成供給移相電路101的多相時(shí)鐘的構(gòu)成圖。圖1的移相電路101由多相時(shí)鐘發(fā)生電路200和旋轉(zhuǎn)開關(guān)110構(gòu)成，從內(nèi)插器1111～111n所輸出的時(shí)鐘CLK1～CLKn(其中n為8)分別供給圖1的D型觸發(fā)器102(F/F1～F/F8)的時(shí)鐘輸入端。在圖7中，時(shí)鐘1采用由晶體振蕩電路等時(shí)鐘生成電路所生成的基準(zhǔn)時(shí)鐘。
圖8是表示將圖7的多相時(shí)鐘發(fā)生電路200作為構(gòu)成的一例，生成4相時(shí)鐘的4相時(shí)鐘倍頻電路構(gòu)成的具體例子的圖。如圖8所示，該4相時(shí)鐘倍頻電路包括將輸入時(shí)鐘205進(jìn)行4分頻，輸出4相時(shí)鐘Q1～Q4的1/4分頻器201；n級(jí)縱向連接的4相時(shí)鐘倍頻電路(也稱MPFD(multiphase frequency doubler多相倍頻電路))2021～202n；及周期檢測(cè)電路204。從最后一級(jí)的4相時(shí)鐘倍頻電路202n輸出2n倍頻的4相時(shí)鐘Qn1～Qn4。4相時(shí)鐘倍頻電路的級(jí)數(shù)n是任意的。該4相時(shí)鐘倍頻電路的工作概要是在由各4相時(shí)鐘倍頻電路202使4相時(shí)鐘變?yōu)?相后，返回4相，連續(xù)進(jìn)行倍頻。也可以構(gòu)成為將最后一級(jí)的4相時(shí)鐘倍頻電路202n所生成的8相時(shí)鐘(圖10的P21～P28)直接輸出。其詳細(xì)說明如下。
圖9表示圖8中所示的將多相時(shí)鐘倍頻電路作為4相時(shí)鐘倍頻電路時(shí)的4相時(shí)鐘倍頻電路202n構(gòu)成的一例。圖8中所示的4相時(shí)鐘倍頻電路2021～202n都為相同構(gòu)成。
參照?qǐng)D9(a)，該4相時(shí)鐘倍頻電路202n由8組定時(shí)差分割電路208～215、8個(gè)脈沖補(bǔ)償電路216～223、及4組多路復(fù)用電路224～227構(gòu)成。即，具有8個(gè)定時(shí)差分割電路208～215，輸入4相時(shí)鐘(Q(n-1)1～Q(n-1)4)，輸出對(duì)二個(gè)輸入定時(shí)差進(jìn)行分割的信號(hào)。在奇數(shù)號(hào)的定時(shí)差分割電路208、210、212、214的二個(gè)輸入將n相時(shí)鐘中，以同一時(shí)鐘Q(n-1)1和Q(n-1)1、Q(n-1)2和Q(n-1)2、Q(n-1)3和Q(n-1)3、Q(n-1)4和Q(n-1)4分別作為輸入，在偶數(shù)號(hào)的定時(shí)差分割電路209、211、213、215，將n相時(shí)鐘中，以相鄰對(duì)(Q(n-1)1和Q(n-1)2、Q(n-1)2和Q(n-1)3、Q(n-1)3和Q(n-1)4、Q(n-1)4和Q(n-1)1)作為輸入。
第J個(gè)(其中1≤J≤8)脈沖寬度補(bǔ)償電路將第J個(gè)定時(shí)差分割電路的輸出作為第1輸入，將第((J+2)mod n)個(gè)(其中(J+2)modn是(J+2)除以n的余數(shù))定時(shí)差分割電路的輸出作為第2輸入，第K個(gè)(其中1≤K≤4)多路復(fù)用電路將第K個(gè)脈沖寬度補(bǔ)償電路的輸出和第(K+n)個(gè)脈沖寬度補(bǔ)償電路的輸出作為輸入。圖9(b)是表示脈沖寬度補(bǔ)償電路的構(gòu)成圖，由將第2輸入T23被倒相器反轉(zhuǎn)的信號(hào)、和第1輸入T21作為輸入的NAND電路構(gòu)成。圖9(c)表示多路復(fù)用電路的構(gòu)成圖，由2輸入的NAND電路構(gòu)成。
圖10是表示圖9中所示的4相時(shí)鐘倍頻電路202的定時(shí)動(dòng)作的信號(hào)波形圖。時(shí)鐘T21的上升沿由從時(shí)鐘Q(n-1)1的上升沿，延遲定時(shí)差分割電路208的內(nèi)部延遲量來決定，時(shí)鐘T22的上升沿由時(shí)鐘Q(n-1)1的上升沿和時(shí)鐘Q(n-1)2的上升沿的時(shí)序在定時(shí)差分割電路209的定時(shí)分割和內(nèi)部延遲量來決定，時(shí)鐘T23的上升沿由時(shí)鐘Q(n-1)1的上升沿和時(shí)鐘Q(n-1)2的上升沿的時(shí)序在定時(shí)差分割電路210的定時(shí)分割、和內(nèi)部延遲量來決定，以下同樣，時(shí)鐘T26的上升沿由時(shí)鐘Q(n-1)3的上升沿、和時(shí)鐘Q(n-1)4的上升沿的時(shí)序在定時(shí)差分割電路213的內(nèi)部延遲量來決定，時(shí)鐘T27的上升沿由時(shí)鐘Q(n-1)4的上升沿的時(shí)序在定時(shí)差分割電路214的內(nèi)部延遲量來決定，時(shí)鐘T28的上升沿由時(shí)鐘Q(n-1)4的上升沿、和時(shí)鐘Q(n-1)1的上升沿的時(shí)序在定時(shí)差分割電路215的定時(shí)分割和內(nèi)部延遲量來決定。
定時(shí)差分割電路208和210所輸出的時(shí)鐘T21和T23被輸入到脈沖寬度補(bǔ)償電路216中，在脈沖寬度補(bǔ)償電路216，輸出具有由時(shí)鐘T21決定的下降沿邊緣、由時(shí)鐘T23決定的上升沿邊緣的脈沖P21。按同樣的步驟，生成脈沖P22～P28，時(shí)鐘P21～28構(gòu)成相位依次各偏移45度的占空系數(shù)為25％的8相脈沖群。該時(shí)鐘P21與相位偏移180度的時(shí)鐘P25，由多路復(fù)用電路224進(jìn)行多路復(fù)用反轉(zhuǎn)，作為占空系數(shù)為25％的時(shí)鐘Qn1輸出。同樣，可生成時(shí)鐘Qn2～Qn4。時(shí)鐘Qn1～Qn4構(gòu)成相位依次各偏移90度的占空系數(shù)為50％的4相脈沖群，時(shí)鐘Qn1～Qn4的周期從時(shí)鐘Q(n-1)1～Q(n-1)4生成時(shí)鐘Qn1～Qn4的過程中，頻率倍增到2倍。
即，從4相的時(shí)鐘Q(n-1)1～Q(n-1)4生成8相時(shí)鐘P21～P28，并生成倍頻的4相時(shí)鐘Qn1～Qn4。也可以構(gòu)成為從最后一級(jí)的4相時(shí)鐘倍頻電路202n(參照?qǐng)D8)，輸出8相時(shí)鐘P21～P28。
圖11是示意表示圖9中所示的定時(shí)差分割電路208、209工作原理的圖，在輸入相同信號(hào)的定時(shí)差分割電路208、210、212、214(homo同類)中，以固有的延遲時(shí)間輸出輸出信號(hào)，而輸入有相位差T的2個(gè)輸入的定時(shí)差分割電路209、211、213、215(hetero差異)，以定時(shí)差分割電路的固有延遲時(shí)間加上將相位差T進(jìn)行2等分的時(shí)間T/2(對(duì)相位差T等分的時(shí)間)的延遲時(shí)間，輸出躍變的信號(hào)。
圖12是表示圖9中所示的定時(shí)差分割電路208、209構(gòu)成一例的圖。在定時(shí)差分割電路208中，在二個(gè)輸入端IN1、IN2輸入同一信號(hào)，在定時(shí)差分割電路209中，輸入相鄰2個(gè)信號(hào)。即，在定時(shí)差分割電路208中，在輸入端IN1、IN2輸入同一輸入Q(n-1)1，在定時(shí)差分割電路209上，在輸入端IN1、IN2輸入Q(n-1)1和Q(n-1)2。包括P溝道MOS晶體管MP01，其源極連接在電源VDD上，其漏極連接在內(nèi)部節(jié)點(diǎn)N1上；OR電路OR1，其輸入信號(hào)為IN1、IN2，其輸出連接在P溝道MOS晶體管MP01的柵極上；以及N溝道MOS晶體管MN01、MN02，其漏極連接在內(nèi)部節(jié)點(diǎn)N1上，源極通過恒流源I0接地，輸入信號(hào)IN1、IN2被連接在柵極上。內(nèi)部節(jié)點(diǎn)N1連接在反相器INV01的輸入端，在內(nèi)部節(jié)點(diǎn)N1和地之間，并聯(lián)連接著N溝道MOS晶體管MN11和電容CAP11串聯(lián)連接的電路、N溝道MOS晶體管MN12和電容CAP12串聯(lián)連接的電路、……以及N溝道MOS晶體管MN15和電容CAP15串聯(lián)連接的電路，在各N溝道MOS晶體管MN11、MN12……MN15的柵極上，分別連接來自檢測(cè)輸入時(shí)鐘周期的周期檢測(cè)電路204的5位寬度的控制信號(hào)206，進(jìn)行通、斷控制。N溝道MOS晶體管MN11、MN12、MN13、MN14、MN15的選通脈沖寬度和電容CAP11、CAP12、CAP13、CAP14、CAP15，其尺寸比，例如是16∶8∶4∶2∶1，基于從周期檢測(cè)電路204(參照?qǐng)D8)所輸出的控制信號(hào)206，通過將連接在共同節(jié)點(diǎn)上的負(fù)載調(diào)整為32級(jí)，設(shè)定時(shí)鐘周期。
對(duì)于定時(shí)差分割電路208，根據(jù)在二個(gè)輸入IN1、IN2上共同輸入的時(shí)鐘Q(n-1)1的上升沿邊緣，節(jié)點(diǎn)N1的電荷通過二個(gè)N溝道MOS晶體管MN01、MN02被抽取，在節(jié)點(diǎn)N1的電位達(dá)到內(nèi)插器INV01的閾值時(shí)，反相器INV1的輸出時(shí)鐘T21上升。當(dāng)設(shè)在達(dá)到反相器INV01的閾值之前需要抽取的節(jié)點(diǎn)N1的電荷為CV(其中C為容量值，V為電壓)，由N溝道MOS晶體管的放電電流為I時(shí)，則從時(shí)鐘Q(n-1)1的上升沿開始以電流值為2I恒定電流使CV的電荷量放電，結(jié)果，時(shí)間CV/2I表示從時(shí)鐘Q(n-1)1的上升沿邊緣開始到時(shí)鐘T21的上升沿的定時(shí)差(傳送延遲時(shí)間)。
時(shí)鐘Q(n-1)1為低電平時(shí)，P溝道MOS晶體管MP01導(dǎo)通，節(jié)點(diǎn)N1充電到高電平，反相器INV01的輸出時(shí)鐘T21變?yōu)榈碗娖健?br> 對(duì)于定時(shí)差分割電路209，從時(shí)鐘Q(n-1)1的上升沿邊緣開始，在時(shí)間tCKn(＝多相時(shí)鐘周期)后的期間，節(jié)點(diǎn)N1的電荷被抽取，在時(shí)間tCKn后，從時(shí)鐘Q(n-1)2的上升沿邊緣開始，節(jié)點(diǎn)N1的電位達(dá)到反相器INV01的閾值時(shí)，時(shí)鐘T22的邊緣上升。當(dāng)設(shè)節(jié)點(diǎn)N1的電荷為CV，NMOS晶體管的放電電流為I時(shí)，從時(shí)鐘Q(n-1)1的上升沿開始，使CV的電荷量在tCKn期間以恒電流I放電，其余期間以恒電流2I抽取的結(jié)果，時(shí)間tCKn+(CV-tCKn·I)/2I＝CV/2I+tCKn/2 ……(2)表示從時(shí)鐘Q(n-1)1的上升沿邊緣開始，時(shí)鐘T22的上升沿邊緣的定時(shí)差。
即，時(shí)鐘T22和時(shí)鐘T21的上升沿的定時(shí)差為tCKn/2。
當(dāng)時(shí)鐘Q(n-1)1和Q(n-1)2都變?yōu)榈碗娖?，?jié)點(diǎn)N1通過P溝道MOS晶體管MP01從電源充電到高電平時(shí)，時(shí)鐘T22下降。時(shí)鐘T22～T28也同樣，時(shí)鐘T21～T28的上升沿的定時(shí)差分別為tCKn/2。
脈沖寬度補(bǔ)償電路216～223生成相位依次各偏移45°的占空系數(shù)為25％的8相脈沖群P21～P28(參照?qǐng)D9、圖10)。
多路復(fù)用電路224～227生成相位依次各偏移90度的占空系數(shù)為50％的4相脈沖群Qn1～Qn4(參照?qǐng)D9、圖10)。
圖12中所示的定時(shí)差分割電路，根據(jù)實(shí)際應(yīng)用可適當(dāng)變形。例如也可以構(gòu)成為在P通過MOS晶體管MP01的柵極上，輸入以第1、第2輸入信號(hào)IN1、IN2為輸入的“與非”電路(NAND)的輸出信號(hào)，將第1的輸入信號(hào)IN1、第2輸入信號(hào)IN2分別由反相器反轉(zhuǎn)的信號(hào)輸入到N溝道MOS晶體管MN01、MN02的柵極上。這時(shí)，當(dāng)?shù)?、第2輸入信號(hào)IN1、IN2為高電平時(shí)，P溝道MOS晶體管MP01導(dǎo)通，內(nèi)部節(jié)點(diǎn)N1充電，反相器INV01的輸出變?yōu)榈碗娖?，在?、第2輸入信號(hào)IN1、IN2的一方或雙方變?yōu)榈碗娖綍r(shí)，P溝道MOS晶體管MP01截止，N溝道MOS晶體管MN01和MN02的一方或雙方導(dǎo)通，內(nèi)部節(jié)點(diǎn)N1放電，當(dāng)內(nèi)部節(jié)點(diǎn)N1的電壓下降到反相器INV01的閾值以下時(shí)，反相器INV01的輸出上升，變?yōu)楦唠娖健?br> 本發(fā)明可以取得以下的效果。
如上所述，根據(jù)本發(fā)明與現(xiàn)有的電路相比，可取得容易進(jìn)行頻率范圍的變更、容易進(jìn)行特性調(diào)整的效果。其原因在于，在本發(fā)明中，通過改變構(gòu)成使多相時(shí)鐘位移并輸出的移相電路的內(nèi)插器內(nèi)部節(jié)點(diǎn)上附加的容量值，可以適應(yīng)頻率的變更。
另外，根據(jù)本發(fā)明，設(shè)置了選擇電路，具有還可改變切換時(shí)鐘與數(shù)據(jù)恢復(fù)電路的并聯(lián)數(shù)的優(yōu)點(diǎn)。
權(quán)利要求
1.一種時(shí)鐘與數(shù)據(jù)恢復(fù)電路，具有將輸入數(shù)據(jù)作為共同輸入的多個(gè)鎖存電路，上述多個(gè)鎖存電路包括相位檢測(cè)電路，在分別供給上述多個(gè)鎖存電路的相位相互偏移的時(shí)鐘躍變邊緣，對(duì)上述輸入數(shù)據(jù)進(jìn)行采樣并輸出，并從上述多個(gè)鎖存電路的輸出中檢測(cè)并輸出與上述輸入數(shù)據(jù)的躍變點(diǎn)時(shí)鐘相關(guān)相位；濾波器，用于對(duì)上述相位檢測(cè)電路的輸出進(jìn)行平滑處理；及根據(jù)上述濾波器的輸出對(duì)上述時(shí)鐘的相位進(jìn)行控制的電路，根據(jù)輸入數(shù)據(jù)對(duì)時(shí)鐘及數(shù)據(jù)進(jìn)行恢復(fù)，其特征在于包括開關(guān)，對(duì)上述多個(gè)鎖存電路分別供給相位相互偏移的時(shí)鐘的電路，將相位相互不同的多個(gè)時(shí)鐘(稱為“多相時(shí)鐘”)作為輸入，從上述多相時(shí)鐘中選擇多組時(shí)鐘對(duì)進(jìn)行輸出；及多個(gè)內(nèi)插器，將從上述開關(guān)所輸出的多組時(shí)鐘對(duì)作為輸入，以對(duì)該時(shí)鐘對(duì)的相位差進(jìn)行內(nèi)分的時(shí)間，輸出規(guī)定延遲時(shí)間的信號(hào)；上述各內(nèi)插器包括根據(jù)輸入的時(shí)鐘對(duì)邏輯值，使電容的充電通路和放電通路分別接通及斷開的電路；及當(dāng)上述電容的端子電壓和閾值間的大小關(guān)系發(fā)生反轉(zhuǎn)時(shí)改變輸出邏輯值的緩沖電路，并且上述電容的容量值可通過由決定容量值用的控制信號(hào)進(jìn)行接通及斷開的開關(guān)群進(jìn)行可變?cè)O(shè)定，從上述多個(gè)內(nèi)插器輸出的信號(hào)作為上述多個(gè)鎖存電路的時(shí)鐘供給；控制上述時(shí)鐘相位的電路具有對(duì)上述濾波器的輸出進(jìn)行解碼的解碼器；根據(jù)上述解碼器的輸出信號(hào)，控制上述開關(guān)中的時(shí)鐘對(duì)的選擇切換，并且通過可變?cè)O(shè)定上述多個(gè)內(nèi)插器的內(nèi)分比，對(duì)分別供給上述多個(gè)鎖存電路的相位進(jìn)行超前或滯后控制。
2.如權(quán)利要求1所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于還包括選擇電路，該電路輸入上述多個(gè)鎖存電路輸出中的全部或一部分，選擇輸出數(shù)據(jù)進(jìn)行輸出。
3.一種時(shí)鐘數(shù)據(jù)恢復(fù)電路，其特征在于包括開關(guān)，將相位相互不同的多個(gè)時(shí)鐘(稱為“多相時(shí)鐘”)作為輸入，從中選擇輸出多組時(shí)鐘對(duì)；多個(gè)內(nèi)插器，將從上述開關(guān)所輸出的多組時(shí)鐘對(duì)作為輸入，以對(duì)該時(shí)鐘對(duì)的相位差進(jìn)行內(nèi)分的時(shí)間，輸出規(guī)定延遲時(shí)間的信號(hào)；多個(gè)鎖存電路，根據(jù)分別從多個(gè)上述內(nèi)插器輸出的信號(hào)，對(duì)輸入數(shù)據(jù)進(jìn)行鎖存；計(jì)數(shù)電路，根據(jù)上述多個(gè)鎖存電路的輸出邏輯值，增加或減少輸出值；濾波器，使上述計(jì)數(shù)電路的輸出在規(guī)定的時(shí)間進(jìn)行平均化；解碼器，對(duì)上述濾波器的輸出進(jìn)行解碼；及選擇電路，以從多個(gè)的上述鎖存電路所輸出的數(shù)據(jù)、與從多個(gè)的上述內(nèi)插器中規(guī)定的內(nèi)插器所輸出的時(shí)鐘為一組作為輸入，選擇輸出的數(shù)據(jù)，與上述時(shí)鐘一起輸出，并使輸出數(shù)據(jù)和時(shí)鐘組的并行數(shù)改變；基于自上述譯碼器的輸出信號(hào)，在對(duì)上述開關(guān)中的時(shí)鐘對(duì)的選擇的切換進(jìn)行控制的同時(shí)，可變地設(shè)定上述多個(gè)內(nèi)插器的內(nèi)分比。
4.如權(quán)利要求3所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于上述計(jì)數(shù)電路由電荷泵電路構(gòu)成，該電荷泵電路以上述鎖存電路輸出的第1、及第2邏輯值為上升信號(hào)及下降信號(hào)，用上升信號(hào)對(duì)電容充電，用下降信號(hào)對(duì)上述電容進(jìn)行放電，上述電荷泵電路的輸出電壓輸入到上述濾波器中。
5.如權(quán)利要求3所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于上述計(jì)數(shù)電路由可逆計(jì)數(shù)器構(gòu)成，上述計(jì)數(shù)電路的數(shù)字輸出被輸入到數(shù)字濾波器構(gòu)成的上述濾波器中。
6.一種時(shí)鐘與數(shù)字恢復(fù)電路，其特征在于包括開關(guān)，以相位相互不同的多個(gè)時(shí)鐘(稱為“多相時(shí)鐘”)為輸入，并根據(jù)所加的切換信號(hào)，從上述多相時(shí)鐘中選擇多個(gè)時(shí)鐘對(duì)；移相電路，由多個(gè)內(nèi)插器組成，該內(nèi)插器分別以上述開關(guān)所輸出的時(shí)鐘對(duì)為輸入，使上述時(shí)鐘對(duì)的相位差，按由所加的控制信號(hào)所設(shè)定的內(nèi)部比進(jìn)行內(nèi)分的時(shí)間，輸出規(guī)定延遲時(shí)間的輸出時(shí)鐘；多個(gè)觸發(fā)器，以分別從上述多個(gè)內(nèi)插器所輸出的時(shí)鐘，對(duì)輸入數(shù)據(jù)分別進(jìn)行采樣輸出；計(jì)數(shù)器，以上述多個(gè)觸發(fā)器的多個(gè)輸出為輸入，根據(jù)上述各輸出的邏輯值進(jìn)行升值計(jì)數(shù)或降值計(jì)數(shù)；濾波器，對(duì)上述計(jì)數(shù)器的計(jì)數(shù)輸出取時(shí)間平均值；及解碼器，對(duì)上述濾波器的輸出進(jìn)行解碼；上述解碼器根據(jù)上述濾波器輸出的解碼結(jié)果，輸出用于切換上述開關(guān)中的時(shí)鐘對(duì)組合的切換信號(hào)，同時(shí)輸出使上述多個(gè)內(nèi)插器中的內(nèi)分比可變的控制信號(hào)；具有選擇電路，將從上述多個(gè)觸發(fā)器輸出的一部分或全部、與從上述第1內(nèi)插器所輸出的時(shí)鐘為一組作為輸入，自由選擇輸出數(shù)據(jù)和時(shí)鐘組的并行數(shù)。
7.如權(quán)利要求6所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于對(duì)上述多個(gè)觸發(fā)器的輸出進(jìn)行計(jì)數(shù)的計(jì)數(shù)器由電荷泵電路構(gòu)成，該電荷泵電路將上述多個(gè)觸發(fā)器電路的各輸出的第1、及第2邏輯值作為上升信號(hào)及下降信號(hào)，用上升信號(hào)對(duì)電容充電，用下降信號(hào)對(duì)電容的電荷進(jìn)行放電；并且上述電荷泵電路的輸出，輸入給上述濾波器。
8.如權(quán)利要求6所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于上述內(nèi)插器包括根據(jù)輸入的時(shí)鐘對(duì)的值使電容的充電通路和放電通路分別接通及斷開的電路、及當(dāng)上述電容的端子電壓和閾值間的大小關(guān)系發(fā)生反轉(zhuǎn)時(shí)使輸出邏輯值改變的緩沖電路，通過由決定容量值用的控制信號(hào)接通及斷開的開關(guān)群，可以對(duì)上述電容的容量值進(jìn)行可變?cè)O(shè)定。
9.如權(quán)利要求6所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于包括邏輯電路，以上述各內(nèi)插器從第1輸出端和第2輸入端的第1、第2輸入信號(hào)作為輸入；開關(guān)，插入在第1電源和內(nèi)部節(jié)點(diǎn)之間，當(dāng)上述邏輯電路的輸出為第1邏輯值時(shí)接通；緩沖電路，上述內(nèi)部節(jié)點(diǎn)連接在輸入端，當(dāng)上述內(nèi)部節(jié)點(diǎn)電位和閾值間的大小關(guān)系發(fā)生反轉(zhuǎn)時(shí)，使輸出邏輯值反轉(zhuǎn)；還包括N個(gè)相互并聯(lián)連接的第2開關(guān)，其一端連接在上述內(nèi)部節(jié)點(diǎn)上，將從上述第1輸入端輸入的第1輸入信號(hào)提供給控制端子；N個(gè)相互并聯(lián)連接的第3開關(guān)，其一端連接在上述內(nèi)部節(jié)點(diǎn)上，將從上述第2輸入端輸入的第2輸入信號(hào)提供給控制端子；N個(gè)第4開關(guān)，相互并聯(lián)插入在上述第2開關(guān)的另一端和第2電源之間，將從上述解碼器輸出的控制信號(hào)連接至控制端子，進(jìn)行接通及斷開；及N個(gè)第5開關(guān)，相互并聯(lián)插入在上述第3開關(guān)的另一端和上述第2電源之間，將從上述解碼器輸出的控制信號(hào)連接至控制端子，進(jìn)行接通及斷開；還包括多條并聯(lián)的串聯(lián)電路，該電路插入在上述內(nèi)部節(jié)點(diǎn)和上述第2電源之間，由第6開關(guān)和電容構(gòu)成；通過輸入至上述第6開關(guān)的控制端子上的決定容量值用的控制信號(hào)，接通及斷開上述第6開關(guān)，來可變地控制附加在上述內(nèi)部節(jié)點(diǎn)上的電容值。
10.如權(quán)利要求1至6的任一項(xiàng)所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于上述解碼器根據(jù)由上述濾波器對(duì)上述計(jì)數(shù)器輸出進(jìn)行時(shí)間平均的值，進(jìn)行上述內(nèi)插器的內(nèi)分比設(shè)定；當(dāng)達(dá)到上述內(nèi)插器的內(nèi)分比的設(shè)定上限值或下限值，還需要進(jìn)行使上述內(nèi)插器的輸出信號(hào)相位再滯后、或者再超前的調(diào)整時(shí)，對(duì)選擇輸出供給上述內(nèi)插器時(shí)鐘的上述開關(guān)，輸出進(jìn)行切換時(shí)鐘對(duì)組合的切換信號(hào)。
11.如權(quán)利要求1至6的任一項(xiàng)所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于上述多相時(shí)鐘由鎖相環(huán)(PLL)的電壓控制振蕩供給。
12.如權(quán)利要求6所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于包括分頻電路，上述多相時(shí)鐘由多相時(shí)鐘發(fā)生電路供給，上述多相時(shí)鐘發(fā)生電路對(duì)輸入時(shí)鐘進(jìn)行分頻，生成并輸出相位相互不同的多相時(shí)鐘；周期檢測(cè)電路，對(duì)上述輸入時(shí)鐘的周期進(jìn)行檢測(cè)；及一級(jí)或多級(jí)縱向連接的多相時(shí)鐘倍頻電路，將從上述分頻電路所輸出的多相(n相)時(shí)鐘作為輸入，生成使上述時(shí)鐘倍頻的時(shí)鐘；上述多相時(shí)鐘倍頻電路輸入n相時(shí)鐘(第1至第n個(gè)時(shí)鐘)；具有輸出分割二個(gè)輸入定時(shí)差的信號(hào)的2n個(gè)定時(shí)差分割電路；第奇數(shù)個(gè)(第2I-1個(gè)，其中1≤I≤n)的定時(shí)差分割電路，上述二個(gè)輸入是將n相時(shí)鐘中第I個(gè)同一時(shí)鐘作為輸入；第偶數(shù)個(gè)(第2I個(gè)，其中1≤I≤n)的定時(shí)差分割電路，將n相時(shí)鐘中第I個(gè)時(shí)鐘和第I+1個(gè)時(shí)鐘(其中，第n+1個(gè)是返回到第1個(gè))的時(shí)鐘作為輸入，具有2n個(gè)脈沖寬度補(bǔ)償電路；第J個(gè)脈沖寬度補(bǔ)償電路，其中1≤J≤2n，將第J個(gè)定時(shí)差分割電路的輸出作為第1輸入，第((J+2)mod n)個(gè)的定時(shí)差分割電路的輸出作為第2輸入，輸出上述第1輸入和上述第2輸入的反轉(zhuǎn)信號(hào)的“與非”；具有n個(gè)多路復(fù)用電路，第K個(gè)多路復(fù)用電路將第K個(gè)脈沖寬度補(bǔ)償電路的輸出和第(K+n)個(gè)脈沖寬度補(bǔ)償電路的輸出作為輸入，輸出這些信號(hào)的“與非”，其中，1≤K≤n。
13.如權(quán)利要求12所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于包括邏輯電路，上述定時(shí)差分割電路以從第1、第2輸入端所輸入的信號(hào)作為輸入，輸出上述第1及第2輸入信號(hào)規(guī)定的邏輯運(yùn)算結(jié)果；第1開關(guān)元件，連接在第1電源和內(nèi)部節(jié)點(diǎn)之間，將上述邏輯電路的輸出信號(hào)輸入到控制端子；緩沖電路，其輸入端連接在上述內(nèi)部節(jié)點(diǎn)上，當(dāng)上述內(nèi)部節(jié)點(diǎn)電位和閾值間的大小關(guān)系發(fā)生反轉(zhuǎn)時(shí)，使輸出邏輯值反轉(zhuǎn)；第2開關(guān)元件，連接在上述內(nèi)部節(jié)點(diǎn)和第2電源之間，根據(jù)來自上述第1輸入端的信號(hào)值進(jìn)行通、斷控制；第3開頭元件，連接在上述內(nèi)部節(jié)點(diǎn)和第2電源之間，根據(jù)來自上述第2輸入端的信號(hào)進(jìn)行通、斷控制；在上述內(nèi)部節(jié)點(diǎn)和上述第2電源之間，相互并聯(lián)連接多條由第4開關(guān)元件和電容構(gòu)成的串聯(lián)電路，通過供給上述第4開關(guān)元件的控制端子的周期控制信號(hào)值，控制上述第4開關(guān)元件的接通及斷開，確定附加在上述內(nèi)部節(jié)點(diǎn)上的電容容量值。
14.如權(quán)利要求6所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路，其特征在于包括邏輯電路，以上述各內(nèi)插器從第1輸出端和第2輸入端的第1、第2輸入信號(hào)作為輸入；開關(guān)，插入在第1電源和內(nèi)部節(jié)點(diǎn)之間，當(dāng)上述邏輯電路的輸出為第1邏輯值時(shí)接通；緩沖電路，上述內(nèi)部節(jié)點(diǎn)連接在輸入端，當(dāng)上述內(nèi)部節(jié)點(diǎn)電位和閾值間的大小關(guān)系發(fā)生反轉(zhuǎn)時(shí)，使輸出邏輯值反轉(zhuǎn)；還包括N個(gè)相互并聯(lián)連接的第2開關(guān)，其一端連接在上述內(nèi)部節(jié)點(diǎn)上，將來自上述第1譯碼器的控制信號(hào)連接至控制端子，進(jìn)行導(dǎo)通和截止控制；N個(gè)相互并聯(lián)連接的第3開關(guān)，其一端連接在上述內(nèi)部節(jié)點(diǎn)上，將來自上述第1譯碼器的控制信號(hào)連接至控制端子，進(jìn)行導(dǎo)通和截止控制；N個(gè)第4開關(guān)，相互并聯(lián)插入在上述第2開關(guān)的另一端和第2電源之間，將來自上述第1輸入端的第1輸入信號(hào)提供給控制端子；及N個(gè)第5開關(guān)，相互并聯(lián)插入在上述第3開關(guān)的另一端和上述第2電源之間，將來自上述第2輸入端的第2輸入信號(hào)提供給控制端子；還包括多條并聯(lián)的串聯(lián)電路，該電路插入在上述內(nèi)部節(jié)點(diǎn)和上述第2電源之間，由第6開關(guān)和電容構(gòu)成；通過輸入至上述第6開關(guān)的控制端子上的決定容量值用的控制信號(hào)，接通及斷開上述第6開關(guān)，來可變地控制附加在上述內(nèi)部節(jié)點(diǎn)上的電容值。
15.一種時(shí)鐘與數(shù)據(jù)恢復(fù)電路的時(shí)鐘控制方法，具有將輸入數(shù)據(jù)作為共同輸入的多個(gè)鎖存電路，上述多個(gè)鎖存電路包括在分別供給上述多個(gè)鎖存電路的相位相互偏移的時(shí)鐘躍變邊緣，對(duì)上述輸入數(shù)據(jù)進(jìn)行采樣輸出，并從上述多個(gè)鎖存電路的輸出中檢測(cè)輸出與上述輸入數(shù)據(jù)的躍變點(diǎn)的時(shí)鐘相關(guān)的相位的相位檢測(cè)電路；對(duì)上述相位檢測(cè)電路的輸出進(jìn)行平滑處理的濾波器；及根據(jù)上述濾波器的輸出對(duì)上述時(shí)鐘的相位進(jìn)行控制的電路，從上述輸入數(shù)據(jù)中恢復(fù)時(shí)鐘及數(shù)據(jù)，其特征在于通過以相位相互不同的多個(gè)時(shí)鐘(稱為“多相時(shí)鐘”)為輸入的開關(guān)，從上述多相時(shí)鐘中選擇輸出多組時(shí)鐘對(duì)；在分別以從上述開關(guān)所輸出的多組時(shí)鐘對(duì)為輸入的多個(gè)內(nèi)插器上，在對(duì)上述時(shí)鐘對(duì)的相位差進(jìn)行內(nèi)分的時(shí)間，輸出規(guī)定延遲時(shí)間的信號(hào)；根據(jù)對(duì)上述濾波器輸出進(jìn)行解碼的解碼器的輸出信號(hào)，控制上述開關(guān)中的時(shí)鐘對(duì)選擇的切換，同時(shí)通過可變?cè)O(shè)定上述內(nèi)插器的內(nèi)分比，來改變分別供給上述多個(gè)鎖存電路的時(shí)鐘相位；上述各內(nèi)插器包括根據(jù)輸入的時(shí)鐘對(duì)的邏輯值，分別使電容的充電通路和放電通路接通及斷開的電路；及當(dāng)上述電容的端子電壓和閾值間的大小關(guān)系發(fā)生反轉(zhuǎn)時(shí)改變輸出邏輯值的電路，使上述各內(nèi)插器的上述電容的容量值，通過由決定容量值用的控制信號(hào)進(jìn)行接通及斷開的開關(guān)群進(jìn)行改變，擴(kuò)大可對(duì)應(yīng)的頻率范圍。
16.如權(quán)利要求15所述的時(shí)鐘與數(shù)據(jù)恢復(fù)電路的時(shí)鐘控制方法，其特征在于通過上述多個(gè)鎖存電路的輸出，在相位相互偏移的時(shí)鐘躍變邊緣，從對(duì)上述輸入數(shù)據(jù)進(jìn)行采樣輸出的全部或一部分中可自由選擇作為輸出數(shù)據(jù)輸出。
全文摘要
本發(fā)明提供一種時(shí)鐘與數(shù)據(jù)恢復(fù)電路及方法,易于調(diào)整頻率范圍和特性。包括:移相電路101,該電路具有以多相時(shí)鐘為輸入,從中選擇輸出多組時(shí)鐘對(duì)的開關(guān),及以從開關(guān)的輸出的多組時(shí)鐘對(duì)為輸入,以對(duì)該時(shí)鐘對(duì)的相位差進(jìn)行內(nèi)分的時(shí)間,輸出規(guī)定延遲時(shí)間的信號(hào)的多個(gè)內(nèi)插器;多個(gè)鎖存電路102,根據(jù)從移相電路101分別輸出的信號(hào),輸出對(duì)輸入數(shù)據(jù)進(jìn)行鎖存的輸出數(shù)據(jù);計(jì)數(shù)器103,對(duì)多個(gè)鎖存電路的輸出進(jìn)行計(jì)數(shù);濾波器105,對(duì)計(jì)數(shù)器的輸出在規(guī)定時(shí)間上進(jìn)行平均;解碼器106,對(duì)濾波器的輸出進(jìn)行解碼;以及選擇電路104,以從多個(gè)鎖存電路所輸出的數(shù)據(jù)、和從多個(gè)內(nèi)插器中規(guī)定的內(nèi)插器輸出的時(shí)鐘為一組作為輸入,選擇輸出的數(shù)據(jù)和時(shí)鐘對(duì)。
文檔編號(hào)H04L7/033GK1360396SQ01144730
公開日2002年7月24日 申請(qǐng)日期2001年12月21日 優(yōu)先權(quán)日2000年12月21日
發(fā)明者佐伯貴范 申請(qǐng)人:日本電氣株式會(huì)社