專利名稱：接收數(shù)字信號的處理器和判斷所接收數(shù)字信號的質(zhì)量的方法
技術(shù)領域：
本發(fā)明一般涉及判斷數(shù)字系統(tǒng)中的信號質(zhì)量，更具體地講，本發(fā)明涉及判斷施加到芯片接收器的定時(clocked)信號的信號質(zhì)量。
背景技術(shù)：
在處理系統(tǒng)(例如，計算機、手持設備等)中，同步信號的信號質(zhì)量必須符合設備的技術(shù)指標。通常，在信號必須一起到達它們的最終目標點并且由公共時鐘取樣的總線中發(fā)現(xiàn)這樣的信號。如果信號質(zhì)量不符合設備的技術(shù)指標，則通常設備將以信號形式發(fā)送奇偶校驗誤差或其它類型誤差，這通常會導致系統(tǒng)重新引導或者要求數(shù)據(jù)的重新傳輸。
在現(xiàn)有技術(shù)中，高速信號的測量使用電壓基準以判斷接收器何時知道高或低的基準。通常，芯片供應商將指定最小建立時間和在其間供應商將保證設備將正常運作的最小保持時間。把示波器圖像與技術(shù)指標可視地加以比較，以判斷在指定的電壓電平上是否存在足夠的建立和保持時間。
典型的做法是，在使系統(tǒng)可用于用戶之前，和/或在實際使用系統(tǒng)時的系統(tǒng)啟動期間，測試系統(tǒng)的信號質(zhì)量。參考被測部件的接收時鐘和信號衰減(signal pad)，用示波器來測量信號的建立、保持、上升和下降時間。這樣的測量過程可能持續(xù)數(shù)天或數(shù)星期才能完成，特別是當某些芯片具有必須加以測量的1000個以上的信號時。

發(fā)明內(nèi)容
接收處理器配備有正常(操作)路徑和測試路徑。在正常路徑中，把基準電壓施加于正常(操作)緩沖器，也將數(shù)據(jù)輸入信號施加于這一緩沖器。把正常緩沖器的輸出施加于正常(操作)鎖存器的輸入端。還把固定時鐘信號施加于鎖存器，其觸發(fā)數(shù)據(jù)信號從正常鎖存器的輸出到芯片的輸出。與正常路徑并行地配置測試路徑。作為輸入，測試路徑模擬和接收與正常路徑相同的數(shù)據(jù)，但測試路徑具有施加于測試輸入緩沖器的獨立的電壓基準(Vref-test)。也把輸入于正常緩沖器的同樣的數(shù)據(jù)輸入于測試緩沖器。把測試緩沖器的輸出輸入于測試鎖存器。提供于測試鎖存器的定時信號是使得時鐘信號能夠被選擇地進行偏移(skewed)的可變定時信號。把測試鎖存器的輸出與正常鎖存器的輸出進行比較，這兩個輸出信號之間的差定義了具體電壓/時鐘偏移組合的誤差。


圖1說明了現(xiàn)有技術(shù)的接收處理器；以及圖2是使用了本發(fā)明的方法與結(jié)構(gòu)的處理器的方框圖。
具體實施例方式
圖1說明了現(xiàn)有技術(shù)的接收處理器，也被公知為接收芯片。在這一例子中，所述接收處理器包括VLSI芯片，但本發(fā)明并不局限于VLSI芯片，可以包括其中把定時信號施加于芯片接收器的任何設備。VLSI芯片100包括輸入緩沖器102和鎖存器104。輸入緩沖器102經(jīng)由數(shù)據(jù)信號輸入點106接收數(shù)據(jù)輸入信號106A。經(jīng)由基準電壓輸入點108輸入基準電壓Vref108A，并且以人們熟悉的方式觸發(fā)存儲在輸入緩沖器102中的數(shù)據(jù)的輸出。鎖存器104接收時鐘信號110A。以人們熟悉的方式，把施加于鎖存器104的D0輸入端的所緩沖的流入數(shù)據(jù)信號106A經(jīng)由被時鐘信號110A所觸發(fā)的輸出端Q0加以輸出。經(jīng)由數(shù)據(jù)輸出點112，把這一數(shù)據(jù)作為數(shù)據(jù)輸出信號112A從VLSI芯片100加以輸出。圖1僅僅說明了VLSI芯片100的輸入信號處理方面。如人們所熟悉的，通常，VLSI芯片100還將包括在芯片上的成千上萬的電子部件。典型的情況是，把數(shù)據(jù)輸出信號112A輸入于一個或多個這樣的部件。
如人們所熟悉的，輸入緩沖器102建立了VLSI芯片100將根據(jù)其確定一個“高”或“低”信號的電壓。Vref信號108A是電壓基準。VLSI芯片100使用Vref信號108A以計算被VLSI芯片100視為邏輯“1”的“數(shù)據(jù)輸入”信號106A所需的最小電壓電平。同樣，Vref信號108A也用于計算“數(shù)據(jù)輸入”信號106A可具有的并且還被VLSI芯片100視為邏輯“0”的最大電壓。其還緩沖加載于VLSI芯片中的信號，因此，在其進入VLSI芯片100之前，“清除”了信號上的噪音。
鎖存器104根據(jù)時鐘信號110來鎖存流入的數(shù)據(jù)信號。通常，在高速設計中，必須進行這一鎖存，因為不存在遍歷邏輯(go through logic)的足夠的建立和保持時間，而且時鐘信號要參考這一信號。鎖存器104的數(shù)據(jù)輸出信號112A是VLSI芯片100中的部件(內(nèi)部邏輯)所使用的實際數(shù)據(jù)信號。通過鎖存這一信號，VLSI芯片100實質(zhì)地擴展了保持時間。這允許VLSI芯片100的內(nèi)部邏輯在信號變化之前，有更多的時間對信號執(zhí)行任何必須的操作，從而使芯片設計者具有滿足高速設計需求的能力。
圖2是使用了本發(fā)明的方法與結(jié)構(gòu)的處理器(本例中再次為VLSI芯片)的方框圖。參照圖2，VLSI芯片200包括輸入緩沖器102、鎖存器104、經(jīng)由時鐘信號輸入點110輸入于鎖存器104的時鐘信號110A、數(shù)據(jù)輸入信號106A以及經(jīng)由Vref信號輸入點108輸入的Vref信號108A。這一結(jié)構(gòu)與圖1的現(xiàn)有技術(shù)結(jié)構(gòu)實質(zhì)上是相同的。然而，根據(jù)本發(fā)明，VLSI芯片200中還包括含有測試輸入緩沖器202、測試輸入鎖存器204、時鐘偏移電路214以及異或門216的測試路徑。
類似于圖1的元件，圖2的元件的功能與操作上基本是相同的。把數(shù)據(jù)輸入于緩沖器102，并且由鎖存器104根據(jù)時鐘信號110A進行鎖存，以從VLSI芯片200加以輸出。然而，測試路徑允許對與由正常路徑所使用的數(shù)據(jù)信號完全相同的數(shù)據(jù)信號進行測試，而不會影響數(shù)據(jù)輸出信號112A。更具體地講，僅僅在為確定電壓靈敏度而進行測試期間，才使用測試緩沖器202。當進行測試時，經(jīng)由Vref_test輸入點208輸入的Vref_test208A是變化的。如果Vref_test208A變化得太高或太低，則將模擬誤差條件。通過識別在其處出現(xiàn)誤差條件的高電壓和低電壓，可以確定VLSI芯片200的靈敏度范圍。測試輸入鎖存器204具有與正常輸入鎖存器104相同的功能，但僅用于測試目的。如以下更詳細加以描述的，使用異或門216，把測試輸入鎖存器204的輸出與正常輸入鎖存器104的輸出加以比較。如果存在異或門216的任何不同輸出，則意味著誤差。
時鐘偏移(skew)電路214允許在正方向或負方向有選擇地偏移施加于測試輸入鎖存器204的時鐘信號110A。對于ASCI設計人員來說，用于偏移時鐘信號的方法與電路是公知的，而且任何用于執(zhí)行這一偏移功能的方法將足夠達到本發(fā)明的目的。把時鐘偏移電路214的輸出輸入于測試輸入鎖存器204，但不輸入于鎖存器104。通過偏移輸入于測試輸入鎖存器204的時鐘信號，以及把測試輸入鎖存器204所鎖存的測試鎖存數(shù)據(jù)信號與從輸入鎖存器104輸出的實時數(shù)據(jù)信號進行比較，可以確定時鐘信號中存在多大余量，即在誤差出現(xiàn)之前可以對時鐘施加多大偏移。異或門216把正常輸出104與測試輸出204加以比較，以判斷是否把參數(shù)偏移得超過提供正確數(shù)據(jù)的點。這一點將是開始出現(xiàn)故障的值(點)，并且存在著數(shù)據(jù)將變得不正確的高點和低點。如人們所知道的，只有到該異或門的兩個輸入不同，該門才輸出一個邏輯“1”。從異或門216輸出的邏輯“1”，表示正常輸出104與測試輸出204的輸出不一致，從而表示誤差條件(condition)。
使用本發(fā)明，測試路徑允許對實際數(shù)據(jù)路徑的模擬，而不會影響芯片功能。把與用于通常路徑(regular path)中的數(shù)據(jù)相同的數(shù)據(jù)用于測試路徑，但可以在不影響芯片功能的情況下改變電壓基準和添加時鐘偏移。這允許在任何時候進行測試，甚至是在芯片的正常操作期間。當通常的數(shù)據(jù)通過處理器運行時，還可以觀察“4個角(corner)”和余量?？梢杂^察高電壓、低電壓以及具有這些電壓的時鐘偏移，而且有可能很好了解眼圖(eye pattern)是如何好或者如何壞。實際數(shù)據(jù)為數(shù)據(jù)輸出信號112A。把這一實際數(shù)據(jù)傳遞于VLSI芯片的內(nèi)部邏輯，以供其專門使用。測試數(shù)據(jù)輸出信號212A是從該芯片輸出的誤差信號，被用于警告測試裝備(未示出)發(fā)生了誤差。該測試裝備還將提供對Vref_test信號208A和來自時鐘偏移電路214的偏移信號的調(diào)整，以確定Vref和偏移的余量。眼圖描述了還將創(chuàng)建有效數(shù)據(jù)的偏移窗口，或?qū)⒕S護有效數(shù)據(jù)的Vref偏移(余量)。眼圖的4個角描畫了具有可以使用的和仍維護有效數(shù)據(jù)的時鐘偏移的Vref余量的最大窗口(min-Vref+max負時鐘偏移；max-Vref+max負時鐘偏移；min-Vref+max正時鐘偏移；以及max-Vref+max正時鐘偏移定義了這4個角)。
在現(xiàn)有技術(shù)中為了進行測試，為測量電壓余量，要求改變Vref信號108A，然后遞增Vref信號108A，直至達到系統(tǒng)在其處發(fā)生故障的點。這要求改變實際數(shù)據(jù)流，系統(tǒng)將發(fā)生故障，然后知道故障點(在這一故障點上的Vref值)是所述窗口的一個極限。把示波器放置在正常數(shù)據(jù)輸出點112上，并且多次改變Vref的值，直至標識了所述故障的窗口。對于每一輸入執(zhí)行這一過程，因為在實際路徑上執(zhí)行這一過程，以便得到關于在何處發(fā)生故障的窗口。換句話說，把實際數(shù)據(jù)改變到在其處實際發(fā)生故障的點，其中所述故障是使整個系統(tǒng)癱瘓的故障。出于這一原因，現(xiàn)有技術(shù)測試通常在VLSI芯片(或其它被測試的處理器)脫機(off-line)時進行。
使用本發(fā)明的系統(tǒng)，可以把Vref_test信號208A改變?nèi)魏嗡Ｍ牧恳约八Ｍ拇螖?shù)(times)，而不會影響數(shù)據(jù)輸出信號112A。簡單地偏移Vref_test信號208A，直至誤差出現(xiàn)，其提供了一個數(shù)據(jù)點。這允許VLSI芯片(或任何使用本發(fā)明的其它處理器)在其執(zhí)行服務和執(zhí)行功能的同時，在其上進行信號測試。
應該認識到，可以由執(zhí)行所指定功能或步驟的基于通用和/或?qū)Ｓ糜布南到y(tǒng)、或者由通用和/或?qū)Ｓ糜布c計算機指令的組合，實現(xiàn)這些說明的元件，以及這些說明中的元件的組合。
可以把程序指令提供于處理器以產(chǎn)生機器(machine)，使得在該處理器上執(zhí)行的指令能夠創(chuàng)建用于實現(xiàn)這些說明中所指定的功能的裝置(means)。可以由處理器執(zhí)行這些計算機程序指令，以導致該處理器所執(zhí)行的一系列操作步驟，從而產(chǎn)生計算機實現(xiàn)的過程，使得在所述處理器上執(zhí)行的指令能夠提供用于實現(xiàn)這些說明中所指定的功能的步驟。因此，所述附圖支持那些用于執(zhí)行指定功能的裝置的組合、用于執(zhí)行指定功能的步驟的組合、以及用于執(zhí)行指定功能的程序指令裝置。
可以使用標準的人們所熟悉的編程技術(shù)來實現(xiàn)上述步驟。上述實施例的新穎性不取決于具體的編程技術(shù)，而取決于為實現(xiàn)所描述結(jié)果對所描述的步驟的使用。在客戶機/服務器環(huán)境中，可以使用與服務器相關聯(lián)的存儲器來存儲這樣的軟件編程代碼?？梢栽陔S數(shù)據(jù)處理系統(tǒng)一起使用的諸如磁盤、或硬驅(qū)動器、或CD-ROM的各種已知媒體中的任何一種媒體上，體現(xiàn)所述軟件編程代碼。可以在這樣的媒體上分布所述代碼，也可以在某種類型的網(wǎng)絡上從一個計算機系統(tǒng)的內(nèi)存或外存將所述代碼分布于其它計算機系統(tǒng)以供這樣的其它系統(tǒng)的用戶加以使用。用于把軟件程序代碼體現(xiàn)在物理媒體和/或經(jīng)由網(wǎng)絡來分布軟件代碼的技術(shù)與方法是人們已知的，因此，此處將不進一步討論。
盡管針對本發(fā)明的具體的優(yōu)選實施例描述了本發(fā)明，但本領域技術(shù)人員可以意識到，可以對本發(fā)明進行多方面的變更與修改，本發(fā)明旨在包括落入所附權(quán)利要求的范圍內(nèi)的這樣的變更與修改。
權(quán)利要求
1.一種配置成接收數(shù)字信號的處理器，包括正常路徑，用于接收數(shù)據(jù)輸入信號，并且輸出將由所述處理器加以處理的正常數(shù)據(jù)輸出信號；以及測試路徑，用于接收所述數(shù)據(jù)輸入信號，并且輸出測試數(shù)據(jù)輸出信號，所述測試路徑用于測試所述數(shù)據(jù)輸入信號的信號質(zhì)量，而不會影響所述正常數(shù)據(jù)輸出信號。
2.根據(jù)權(quán)利要求1所述的處理器，其中，所述測試路徑包括測試輸入鎖存器，用于接收所述數(shù)據(jù)輸入信號，并且輸出所述測試數(shù)據(jù)信號；以及時鐘偏移電路，可操作地耦接于所述測試輸入鎖存器，并且接收時鐘信號，所述時鐘偏移電路能夠使由所述時鐘偏移電路接收的所述時鐘信號有選擇地在正方向或負方向上偏移，由此影響所述輸出測試數(shù)據(jù)信號的值。
3.根據(jù)權(quán)利要求2所述的處理器，其中，所述測試路徑還包括輸入于所述測試輸入鎖存器的可變測試基準電壓，其中，改變所述測試基準電壓影響所述輸出測試數(shù)據(jù)信號的值。
4.根據(jù)權(quán)利要求3所述的處理器，其中，所述正常路徑包括正常輸入鎖存器，用于接收所述輸入數(shù)據(jù)信號和所述時鐘信號，并且輸出所述正常輸出數(shù)據(jù)信號，并且其中，所述處理器還包括比較裝置，用于把所述測試數(shù)據(jù)輸出信號與所述正常數(shù)輸出據(jù)信號進行比較，如果所述比較結(jié)果指示所述數(shù)據(jù)輸入信號中的誤差條件，則所述比較裝置輸出第一值，以及如果所述比較結(jié)果指示所述數(shù)據(jù)輸入信號中的非誤差條件，則所述比較裝置輸出第二值。
5.根據(jù)權(quán)利要求4所述的處理器，其中，所述比較裝置包括所連接的異或門，以接收所述測試數(shù)據(jù)輸出信號和所述正常數(shù)據(jù)輸出信號。
6.一種用于判斷所接收數(shù)字信號的質(zhì)量的方法，包括提供正常路徑，用于接收數(shù)據(jù)輸入信號，并且輸出將由所述處理器處理的正常數(shù)據(jù)輸出信號；以及提供測試路徑，用于接收所述數(shù)據(jù)輸入信號，并且輸出測試數(shù)據(jù)輸出信號，所述測試路徑用于測試所述數(shù)據(jù)輸入信號的信號質(zhì)量，而不會影響所述正常數(shù)據(jù)輸出信號。
7.根據(jù)權(quán)利要求6所述的方法，其中，測試路徑的所述提供包括提供測試輸入鎖存器，用于接收所述輸入數(shù)據(jù)信號，并且輸出所述測試數(shù)據(jù)信號；以及提供時鐘偏移電路，可操作地耦接于所述測試輸入鎖存器，并且接收時鐘信號，所述時鐘偏移電路能夠使所述時鐘偏移電路所接收的所述時鐘信號有選擇地在正方向或負方向上偏移，由此影響所述輸出測試數(shù)據(jù)信號的值。
8.根據(jù)權(quán)利要求7所述的方法，其中，測試路徑的所述提供還包括提供輸入于所述測試輸入鎖存器的可變測試基準電壓，其中，改變所述測試基準電壓影響所述輸出測試數(shù)據(jù)信號的值。
9.根據(jù)權(quán)利要求8所述的方法，其中，所述正常路徑的所述提供包括提供正常輸入鎖存器，用于接收所述輸入信號和所述時鐘信號，并且輸出所述正常輸出數(shù)據(jù)信號，以及其中，所述方法還包括提供比較裝置，用于把所述測試數(shù)據(jù)輸出信號與所述正常數(shù)據(jù)輸出信號進行比較，如果所述比較結(jié)果指示所述數(shù)據(jù)輸入信號中的誤差條件，則所述比較裝置輸出第一值，以及如果所述比較結(jié)果指示所述數(shù)據(jù)輸入信號中的非誤差條件，則所述比較裝置輸出第二值。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述比較裝置包括所連接的異或門，以接收所述測試數(shù)據(jù)輸出信號和所述正常數(shù)據(jù)輸出信號。
全文摘要
一種接收處理器被配置為具有正常(操作)路徑和測試路徑。與正常路徑并行地配置測試路徑。作為輸入，測試路徑模擬和接收與正常路徑相同的數(shù)據(jù)，但測試路徑具有施加于測試輸入緩沖器的獨立的電壓基準(V
文檔編號H04L12/26GK1987805SQ200610143400
公開日2007年6月27日 申請日期2006年11月8日 優(yōu)先權(quán)日2005年12月19日
發(fā)明者艾爾弗雷多·奧爾德雷吉亞, 馬庫斯·A·貝克, 賈斯廷·P·班德霍爾茲, 杰弗里·B·威廉斯 申請人:國際商業(yè)機器公司